一种基于多相环形振荡器和环形脉冲收缩延迟链的TDC的制作方法

本发明涉及时间测量
技术领域：
，尤其是涉及一种基于多相环形振荡器和环形脉冲收缩延迟链的tdc。
背景技术：
：时间数字转换器(time-digitalconverter，tdc)是时间测量领域一个重要的应用模块，它的核心功能是对两个信号之间的时间间隔进行量化。tdc存在于多个应用场景中，如激光雷达、全数字锁相环、核反应成像和人脸识别等。然而，对于类似于拉曼光谱检测、flim(荧光寿命成像)、脉冲式激光雷达等需要布局多个通道的tdc来说，tdc的分辨率不再是进行tdc设计时需要考虑的首要因素，系统更加关注tdc在面积、功耗、转化速度和复杂度等方面的性能。例如在脉冲式激光雷达系统设计中，具有±67ps分辨率的tdc即可实现±1cm的分辨率——该分辨率对大范围行驶的无人机车来说已经基本足够，而当激光雷达的线束扩展到16线及以上时，就需要至少与线束相等数量的tdc来进行飞行时间测量。因此对于集成多个tdc通道的单芯片解决方案来说，在精度满足精度需求的前提下，对功耗和面积进行优化是需要解决的最重要问题。技术实现要素：本发明的目的在于：针对现有技术存在的问题，提供一种基于多相环形振荡器和环形脉冲收缩延迟链的tdc，解决tdc在精度满足应用需求的前提下，功耗和面积的优化问题。本发明的发明目的通过以下技术方案来实现：一种基于多相环形振荡器和环形脉冲收缩延迟链的tdc，该tdc包括锁相环、环形计数器、计算单元、状态锁存器、状态判别器、时间余量提取电路和环形脉冲收缩延迟结构，锁相环的输出端分别与环形计数器、状态锁存器和时间余量提取电路连接，环形计数器与计算单元连接，状态锁存器的输出端分别与计算单元和状态判别器连接，状态判别器与时间余量提取电路连接，时间余量提取电路连接环形脉冲收缩延迟结构后与计算单元连接。进一步的，其特征在于，锁相环包括鉴频鉴相器、电荷泵、低通滤波器、12分频器和8相环形振荡器，鉴频鉴相器依次与电荷泵、低通滤波器和8相环形振荡器连接，12分频器的一端连接鉴频鉴相器、另一端连接8相环形振荡器。进一步的，其特征在于，该tdc还包括校正电路，所述校正电路包括恒定余量提取电路和两个脉冲脉冲收缩延迟结构，恒定余量提取电路的输入端与锁相环连接、输出端分别与两个脉冲脉冲收缩延迟结构连接，两个脉冲脉冲收缩延迟结构分别与计算单元连接。进一步的，所述的8相环形振荡器由四个差分环形振荡单元组成，四个差分环形振荡单元互连且首尾交叉相连；每个差分环形振荡单元工作时，其上下对应的两个端口互相反相，右侧端口比与其互为对角线的左侧端口延迟一个相位。进一步的，环形脉冲收缩延迟结构包括第一脉冲收缩级、第一延迟线、第二脉冲收缩级、第二延迟线、第一8位计数器和第二8位计数器，第一脉冲收缩级的输出端通过第一延迟线与第二脉冲收缩级的一个输入端连接，第二脉冲收缩级的输出端分别与第二8位计数器和第二延迟线连接，第二延迟线的输出端分别与第一8位计数器和第一脉冲收缩级的一个输入端连接。进一步的，第一脉冲收缩级由两个上升时间和下降时间有差别的反相器级联组成；第二脉冲收缩级由两个上升时间和下降时间有差别的反相器级联组成。与现有技术相比，本发明的主要有益效果：1.降低了系统内部的主时钟频率，降低了设备的实现难度，同时也降低了系统的功率。2.在面积较小的前提下，兼顾了大动态范围和高精度。3.设有校正机制，大大减小了由工艺、电压和温度等因素的变化引起的测量误差。附图说明图1为本发明tdc的系统框图；图2为8相差分环形振荡器的电路图；图3为脉冲收缩原理图i；图4为脉冲收缩原理图ii；图5为环形脉冲收缩延迟线结构；图6为实时校正方案流程图；图7为精确校正方案流程图。具体实施方式下面结合附图和具体实施例对本发明进行详细说明。实施例采用了pll结构的tdc，其功耗中有较大一部分在环形振荡器上。据此，为了降低功耗，本发明主要设计点为：1.减少了环形振荡器的相数；2.降低了时钟的振荡频率；3.引入了第三级脉冲收缩精细量化，在保证了足够搞分辨率的同时有效降低了tdc的功耗；4.设计了针对pvt(工艺、电压、温度)等造成的系统误差的校正机制。本发明提供一种基于多相环形振荡器和环形脉冲收缩延迟链的tdc，该tdc采用了层次型结构，将多相环形振荡器tdc和脉冲收缩tdc相结合。多相环形振荡器tdc使用较少的相数，简化电路，动态范围大，对时间间隔进行粗略量化；而脉冲收缩tdc利用脉冲收缩的高分辨率，对前者无法量化的部分进行精确量化。这样就同时兼顾了动态范围和测量精度。对于多相环形振荡器tdc，使用了更少的相数，在满足性能需求的前提下又降低了电路面积和振荡功耗，利于多线集成。还引入了两套全新的测量校正功能，能使该tdc对pvt等带来的漂移误差具有较强的抗性。如图1所示，本发明tdc包括锁相环、环形计数器、计算单元、状态锁存器、状态判别器、时间余量提取电路和环形脉冲收缩延迟结构，锁相环的输出端分别与环形计数器、状态锁存器和时间余量提取电路连接，环形计数器与计算单元连接，状态锁存器的输出端分别与计算单元和状态判别器连接，状态判别器与时间余量提取电路连接，时间余量提取电路连接环形脉冲收缩延迟结构后与计算单元连接。锁相环包括鉴频鉴相器、电荷泵、低通滤波器、12分频器和8相环形振荡器，鉴频鉴相器依次与电荷泵、低通滤波器和8相环形振荡器连接，12分频器的一端连接鉴频鉴相器、另一端连接8相环形振荡器。如图2所示，8相环形振荡器由四个差分环形振荡单元组成，四个差分环形振荡单元互连且首尾交叉相连；每个差分环形振荡单元工作时，其上下对应的两个端口互相反相，右侧端口比与其互为对角线的左侧端口延迟一个相位。本发明tdc的量化过程主要分为三级。第一级：首先外部50mhz时钟输入，通过锁相环(phaselockloop，pll)锁定到新的高频600mhz时钟。这是因为时钟频率越低，其动态功耗越小，综合精度和功耗后选取该频率。第一级量化过程，锁相环输出为600mhz时钟后，第一级的分辨率可以达到1.67ns(1s/600m＝1.67×10-9s)。第二级：在pll尾部输出的600mhz时钟处，有一个8相环形振荡器，其电路模型图如图2。图2中有4个单元模块，叫做差分环形振荡单元。这些单元的特点是工作时上下对应的两个端口互相反相，右侧端口比与其互为对角线的左侧端口处(如右上对左下，右下对左上)延迟一个相位。而通过将4个差分环形振荡单元互连且首尾交叉相连后，便可以通过上文描述的相位关系得到图2的8相环形振荡器。起振后8个时钟相位输出端口会输出同形不同相的周期脉冲(形状就是输出的600mhz时钟)，如n2相比n0相延迟2相，其波形等效于将n0相波形右移了八分之二个周期。根据某一时刻状态锁存器锁定的八相时钟输出形状，可以将第一级量化的1.67ns分辨率提高到第二级的208ps。第三级：利用状态锁存器和状态判别器，对时间余量进行选取。所谓时间余量，就是从start信号上升沿到后方某相时钟上升沿的时间间隔，或从stop上升沿到后方某相时钟上升沿的时间间隔(较小，无法用多相时钟准确量化)。但是由于脉冲收缩的量化曲线存在一定非线性区(主要集中在时间间隔较低的地方)，因此选取时间余量时将其长度控制在一到两相时钟之间(208ps～416ps)，保证它处于线性区。随后利用环形脉冲收缩延迟线结构进行第三级量化，其精度可以达到6.5ps。环形脉冲收缩延迟结构如图5所示，包括第一脉冲收缩级、第一延迟线、第二脉冲收缩级、第二延迟线、第一8位计数器1和第二8位计数器2，第一脉冲收缩级的输出端通过第一延迟线与第二脉冲收缩级的一个输入端连接，第二脉冲收缩级的输出端分别与第二8位计数器和第二延迟线连接，第二延迟线的输出端分别与第一8位计数器和第一脉冲收缩级的一个输入端连接。第一脉冲收缩级由两个上升时间和下降时间有差别的反相器级联组成；第二脉冲收缩级由两个上升时间和下降时间有差别的反相器级联组成。脉冲收缩的原理：如图3、图4所示，单级脉冲收缩结构其实是两个参数有差异的反相器级联。所谓参数差异，是指在调节参数后两个反相器的上升时间和下降时间有所差别。通常只有电压变化到超过阈值电压后(图4设定阈值电压处在高电平和低电平的正中间)，该级反相器的输出端才开始翻转。利用这个原理和两组时间的差异，据图可以得出单级脉冲收缩宽度(即收缩分辨率)：因此，控制单级脉冲收缩结构中反相器参数，进而控制上升/下降时间和脉冲收缩宽度，可以避免受到单级门工艺的限制，从而任意控制单级脉冲收缩宽度。脉冲收缩延迟线的工作过程：参考图5，总体而言，该延迟线是将1到2相时钟长度范围内的时间余量输入后，形成的脉宽不断在该环形延迟线内传播和脉宽缩减，直到脉宽无法再次收缩时，考察此时的8位计数器输出值，从而判定循环圈数，得知该时间余量经过了多少次脉冲收缩级，进而得到第三级量化的时间余量。具体工作过程如下：在平时延迟线为低电平，复位输入端设置低电平有效。复位有效的结果是通过与非门固定将延迟线的电平锁定在高电平处(停止量化工作)，直到复位端松开。复位端松开后，初始start和stop信号(上升沿)都未到来，这时候属于复位后工作前的稳定状态，各处电平状态应当是：startstopabcdefg2复位低低低低高低低高低高当开始工作，start信号上升沿先进入，稳定电平状态被打破。start信号上升沿会驱动a处电平变高，经过或非门令c处电平变低，从而让d及之后的延迟线电平变高。总体看来，start上升沿会经过脉冲收缩级(此时收缩效果并未体现，因为没有形成一定宽度的脉冲)后驱动延迟线产生上升沿。此时(假设信号脉冲刚刚进入上方延迟线)各处电平状态应当是：startstopabcdefg2复位高低高低低高低高低高(加粗即为电平的相对变化，下同)经过上方的一串延迟线后，e处追随d处的电平变高，从而通过或非门驱动f处电平变低。通过与非门影响到g处电平上升，同样会产生一个上升沿。本质上是start上升沿传导到了g处。此时(假设信号脉冲刚刚传导至下方延迟线开始端)各处电平状态应当是：startstopabcdefg2复位高低高低低高高低高高在start信号脉冲传导至下方延迟线末尾，即b处之前，stop信号上升沿必须已经出现。如果延迟线不够长导致stop信号没能在start上升沿循环一周前进入，这属于超出量程的清空，将导致量化失败。现在，在高电平途经延迟线传导至b处之前，stop信号上升沿来临。在start为高的前提下，stop上升将导致a处电平下降。a、b两处同时为低无法驱动或门，使c处重新变高，进而让d处延迟线的电平开始降低。总体上看来的结果是，stop信号上升沿的来临令延迟线电压下降，产生了一个有一定宽度的脉冲开始在环形结构中传播，同时d处的脉冲宽度是已经收缩过一级后的脉冲宽度。至此，脉冲形成开始在环形结构中循环收缩，同时8位计数器在记录着它的循环周数，直到不能再收缩为止，读出其计数，最后转化计算成量化值。该tdc还包括校正电路，校正电路包括恒定余量提取电路和两个脉冲脉冲收缩延迟结构，恒定余量提取电路的输入端与锁相环连接、输出端分别与两个脉冲脉冲收缩延迟结构连接，两个脉冲脉冲收缩延迟结构分别与计算单元连接。基于该校正电路引入了两种校正方式，这是由于在实际工作过程中，脉冲收缩级的单位收缩宽度会受到pvt(pvt：process&voltage&temperature)的影响。受其影响，单级脉冲收缩宽度会有很大的相对浮动(可能变成3ps，也可能变成10ps，等等)。因此，有必要对此加以校正。校正方式其一：实时校正原理：该过程会使用到图1中的校正电路，其工作流程框图见图6。第六相和第七相时钟的时钟间隔是208ps，对应一相的长度；第三相和第五相时钟的时钟间隔是416ps，对应两相的长度。将它们分别输入图5所示脉冲收缩的环形结构中去，会得到两个由8位计数器输出的圈数。因为事先知道这两个输入时间(线性区内)，测量出实际的循环收缩圈数，就可以还原出实际的脉冲收缩量化线性关系。借助实际的脉冲收缩线性关系，再将时间余量测量出的圈数代入计算，即可得出实际的测量值。经过实时校正后的测量值，分辨率会产生变化，但是在逻辑上该测量过程是等效的。校正方式其二：精确校正原理：精确校正的总体过程见图7。该过程需要在停止量化的时候进行。它和实时校正用到的电路相近，利用6/7相时钟取208ps的单相长度和3/5相时钟取416ps的二相长度。将其送入环形脉冲收缩结构中量化为圈数后与预设圈数(32圈)进行sar逻辑(sar：successiveapproximationregister，逐次逼近)比较，然后驱动8位dac进行反馈，反馈电压来调控脉冲收缩级的单位收缩长度(如图7中脉冲收缩级底部有电压vc，那就是反馈电压)，直到校正输入的208ps时间差刚好在环形结构中循环32圈为止。注意到208ps/32圈＝6.5ps/圈，6.5ps的预设分辨率因此而来。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，应当指出的是，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。当前第1页1 2 3