面向高频电路应用的抗双节点翻转的D锁存器的制作方法

本发明属于集成电路可靠性中的抗核加固领域。

背景技术：

d锁存器被广泛的应用于各种数字集成电路中，如译码器以及时序控制电路等。但是，由于锁存器具有保存信息的功能，因此，辐射粒子将会改变其保存的信息，从而导致电子系统的错误。而随着集成电路工艺的进步，由于电荷共享的影响，翻转现象已经由以往的一个节点翻转转变为两个节点的翻转。而现有抗电荷共享的d锁存器需要70个以上晶体管，需耗费较多的硬件、具有较大的面积和功耗开销，且其敏感节点高达10个以上，敏感节点越多，节点被攻击的概率越高，系统的可靠性越差，严重影响加固性能，因此，以上问题亟需解决。

技术实现要素：

本发明是为了解决传统的抗电荷共享的d锁存器需耗费较多硬件、较大的功耗和面积、以及由于较多的敏感节点，导致严重影响加固性能的问题，本发明提供了一种面向高频电路应用的抗双节点翻转的d锁存器。

面向高频电路应用的抗双节点翻转的d锁存器，包括20个nmos晶体管n1至n20和12个pmos晶体管p1至p12；

晶体管p12的源极、晶体管n20的漏极、晶体管n16的漏极和晶体管n18的漏极连接后，作为锁存器的输入信号d的输入端；

晶体管n17的漏极和晶体管n19的漏极连接后，作为锁存器的输入信号dn的输入端，且输入信号d和输入信号dn相反；

晶体管n16至n20的栅极和晶体管p11的栅极连接后，作为锁存器的时钟信号clk的输入端；

晶体管p12的栅极和晶体管n13的栅极连接后，作为锁存器的时钟信号clkn的输入端，且时钟信号clk与时钟信号clkn相反；

晶体管p12的漏极、晶体管n20的源极、晶体管p11的漏极和晶体管n13的漏极连接后，作为锁存器输出信号q的输出端，同时，还作为节点q；

晶体管p1的源极、晶体管p3的源极、晶体管p5的源极和晶体管p7的源极均与电源的正极连接；

晶体管p1的栅极、晶体管p3的漏极、晶体管p4的源极、晶体管n2的栅极、晶体管p5的栅极、晶体管p7的漏极、晶体管p8的源极、晶体管n4的栅极、晶体管n11的漏极和晶体管n12的漏极连接后，作为节点x5；

晶体管p1的漏极、晶体管p2的源极、晶体管n1的栅极、晶体管n5至n6的漏极、晶体管p3的栅极、晶体管p5的漏极、晶体管p6的源极、晶体管n3的栅极和晶体管p7的栅极连接后，作为节点x6；

晶体管p2的漏极与晶体管n1的漏极连接；晶体管p2的栅极、晶体管n5的栅极、晶体管n4的源极、晶体管n9的栅极、晶体管n10的漏极、晶体管n19的源极、晶体管p9的栅极和晶体管n15的栅极连接后，作为节点x4；

晶体管n1的源极、晶体管n7的漏极、晶体管n10的栅极、晶体管p4的栅极、晶体管n11的栅极和晶体管n16的源极连接后，作为节点x1；

晶体管n7的栅极、晶体管n2的源极、晶体管n8的漏极、晶体管n6的栅极、晶体管p6的栅极、晶体管n17的源极、晶体管p10的栅极和晶体管n14的栅极连接后，作为节点x2；

晶体管n5至n12的源极均与电源地连接；

晶体管p4的漏极与晶体管n2的漏极连接；

晶体管n8的栅极、晶体管n3的源极、晶体管n9的漏极、晶体管p8的栅极、晶体管n12的栅极和晶体管n18的源极连接后，作为节点x3；

晶体管p6的漏极与晶体管n3的漏极连接；

晶体管p8的漏极与晶体管n4的漏极连接；

晶体管p9的源极接电源正极，晶体管p9的漏极与晶体管p10的源极连接，晶体管p10的漏极与晶体管p11的源极连接，晶体管n13的源极与晶体管n14的漏极连接，晶体管n14的源极与晶体管n15的漏极连接，晶体管n15的源极接电源地。

优选的是，时钟信号clk为低电平“0”时，锁存器锁存；时钟信号clk为高电平“1”时，锁存器导通。

优选的是，当时钟信号clk为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为x2、x4、x5、x6和q；

当时钟信号clk为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为x1、x3、x5、x6和q。

优选的是，所述的面向高频电路应用的抗双节点翻转的d锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：假设输入信号d＝1，则输入信号dn＝0；

(1)当clk＝1，则clkn＝0时，锁存器处于导通状态，此时，nmos晶体管n16至n19均打开，nmos晶体管n1、n3、n8、n10、n11和n12均打开，nmos晶体管n2、n4、n5、n6、n7和n9均关闭，pmos晶体管p1、p2、p5和p6均打开，而pmos晶体管p3、p4、p7和p8均关闭，这将导致节点x1＝x3＝x6＝1，x2＝x4＝x5＝0，此时，nmos晶体管n20和pmos晶体管p12被打开，且pmos晶体管p9和p10也被打开，而nmos晶体管n14和n15被关闭，但是，由于nmos晶体管n13和pmos晶体管p11也被关闭，所以输出信号q＝1；

(2)当clk＝0，则clkn＝1时，锁存器进入锁存状态，此时，nmos晶体管n16至n20和pmos管p12均关闭，pmos晶体管p11将打开，这时输出信号q的输出端将直接通过导通的pmos晶体管p9至p11连接到电源正极，由于锁存器内部锁存，所以锁存器输出的输出信号q＝1将一直锁存，且不受输入信号d变化的影响；

情况二：假设输入信号d＝0，则输入信号dn＝1；

(1)当clk＝1，则clkn＝0时，锁存器处于导通状态，此时，nmos晶体管n16至n19均打开，nmos晶体管n2、n4、n5、n6、n7和n9均打开，nmos晶体管n1、n3、n8、n10、n11和n12均关闭；pmos晶体管p3、p4、p7和p8均打开，而pmos晶体管p1、p2、p5和p6被关闭，这将导致节点x1＝x3＝x6＝0，x2＝x4＝x5＝1，此时，nmos晶体管n20和pmos晶体管p12被打开，且nmos晶体管n14和n15也被打开，而pmos晶体管p9和p10被关闭，由于nmos晶体管n19和pmos晶体管p15被关闭，所以输出信号q＝0；

(2)当clk＝0，则clkn＝1时，锁存器进入锁存状态，此时，nmos晶体管n16至n20和pmos管p12均关闭，nmos晶体管n13将打开，这时输出信号q的输出端将直接通过导通的nmos晶体管n13至n15连接到电源地，由于锁存器内部锁存，所以锁存器输出的信号q＝0将一直锁存，且不受输入信号d变化的影响。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号clk为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为x2、x4、x5、x6和q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点x1和x3可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当时钟信号clk为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为x1、x3、x5、x6和q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点x2和x4可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的输入信号d的具体输入值无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述面向高频电路应用的抗双节点翻转的d锁存器容错工作状态分析如下：当时钟信号clk＝0，clkn＝1，6个内部节点x1＝x3＝x6＝1，x2＝x4＝x5＝0，q＝1，此时，该锁存器的内部敏感节点有5个，为x1、x3、x5，x6和q，上述5个敏感节点中的任意一个或两个敏感节点发生翻转时的具体情形如下：

1、当节点x1被翻转到0的时候，nmos晶体管n10、n11被关闭。但是，由于其它节点将不会受到影响，一直维持原来的状态。因此，nmos晶体管n1和pmos晶体管p1、p2将会一直导通，所以节点x1将会被拉回到原来的1状态，输出节点q的状态不会改变。

2、当节点x3被轰击发生翻转的时候，nmos晶体管n8、n12被关闭，但是，由于其它节点将不会受到影响，一直维持原来的状态。因此，nmos晶体管n3和pmos晶体管p5、p6将会一直导通，所以节点x3将会被拉回到原来的1状态，输出节点q的状态不会改变。

3、当节点x5被轰击变为1的时候，将导致nmos晶体管n2和n4暂时开启，同时将会暂时关闭pmos晶体管p1和p5，节点x6的状态保持不变，使得nmos晶体管n1和n3将会一直开启。但是由于节点x1～x4的状态没有发生变化，nmos晶体管n11和n12一直开启。因此，节点x5将会被下拉回0，输出节点q的状态不会改变。

4、当节点x6被轰击变为0的时候，nmos晶体管n1和n3将被关闭，pmos晶体管p3和p7将被打开。但是由于x1～x4节点的状态没有发生变化，所以nmos晶体管n11和n12将会一直打开，并恢复x6节点。

5、当节点q被轰击后，由于x1至x6所有节点都没有发生改变，所以这个翻转很容易被恢复。

6、当节点x1和x3发生状态改变的时候，nmos晶体管n8、n10、n11和n12被关闭。但是，由于节点x5和x6的状态不会改变，因此，nmos晶体管n1、n3和pmos晶体管p1、p2、p5、p6的状态也不会发生改变，一直打开。结果，节点x1和x3的状态将会被恢复到原来的1状态，输出节点q的状态不会改变。

7、当节点x1和x5发生状态改变的时候，nmos晶体管n10、n11关闭，nmos晶体管n2和n4暂时开启，同时将会暂时关闭pmos晶体管p1和p5，因此，节点x6的状态保持不变，使得nmos晶体管n1和n3将会一直开启，但是，由于节点x3状态未发生改变，因此，nmos晶体管n12将会一直开启，节点x5将会被拉回到原来的0；nmos晶体管n2和n4重新关闭，同时将会重新打开pmos晶体管p1和p5，节点x1将会通过导通的p1、p2和n1恢复，因此，最终输出节点q的状态不会改变。

8、当节点x1和x6发生状态改变的时候，nmos晶体管n10和n11被关闭，nmos晶体管n1和n3将被关闭，pmos晶体管p3和p7将被打开，但是由于节点x3的状态并没有改变，所以nmos晶体管n12将会一直打开，并恢复节点x6为原来的1，然后，重新打开nmos晶体管n1，节点x1就可以通过导通的pmos晶体管p1、p2和n1来恢复。

9、当节点x3和x5发生状态改变的时候，nmos晶体管n8和n12被关闭，nmos晶体管n2和n4暂时开启，同时将会暂时关闭pmos晶体管p1和p5，因此节点x6的状态保持不变，使得nmos晶体管n1和n3将会一直开启，但是，由于节点x1状态未发生改变，因此，nmos晶体管n11将会一直开启，节点x5将会被拉回到原来的0；nmos晶体管n2和n4重新关闭，同时将会重新打开pmos晶体管p1和p5，节点x3将会通过导通的p5、p6和n3恢复，因此，最终输出节点q的状态不会改变。

10、当节点x3和x6发生状态改变的时候，nmos晶体管n8和n12被关闭，nmos晶体管n1和n3将被关闭，pmos晶体管p3和p7将被打开，但是由于节点x1的状态并没有改变，所以nmos晶体管n11将会一直打开，并恢复节点x6为原来的1，然后，重新打开nmos晶体管n3，节点x3就可以通过导通的pmos晶体管p5、p6和n3来恢复。

11、当节点x1和q发生状态改变的时候，nmos晶体管n10和n11被关闭。但是，由于其它节点将不会受到影响，一直维持原来的状态，因此，nmos晶体管n1和pmos晶体管p1和p2将会一直导通，所以节点x1将会被拉回到原来的1状态，由于节点x2和x4状态没变化，因此节点q将会通过导通的p9、p10和p11恢复到原来的1。

12、当节点x3和q发生状态改变的时候，nmos晶体管n8和n12被关闭，但是，由于其它节点将不会受到影响，一直维持原来的状态。因此，nmos晶体管n3和pmos晶体管p5、p6将会一直导通，所以节点x3将会被拉回到原来的1状态，由于节点x2和x4状态没变化，因此，节点q将会通过导通的p9、p10和p11恢复到原来的1。

13、当节点x5和q发生状态改变的时候，将导致nmos晶体管n2和n4暂时开启，同时将会暂时关闭pmos晶体管p1和p5，节点x6的状态保持不变，使得nmos晶体管n1和n3将会一直开启，但是由于节点x1～x4的状态没有发生变化，nmos晶体管n11和n12一直开启，因此，节点x5将会被下拉回0，由于节点x2和x4状态没变化，因此节点q将会通过导通的p9、p10和p11恢复到原来的1。

14、当节点x6和q发生状态改变的时候，nmos晶体管n1和n3将被关闭，pmos晶体管p3和p7将被打开。但是由于节点x1～x4的状态没有发生变化，所以nmos晶体管n11和n12将会一直打开，并恢复节点x6。由于节点x2和x4状态没变化，因此，节点q将会通过导通的p9、p10、p11恢复到原来的1。

本发明带来的有益效果是，本发明与需要60个以上晶体管的传统抗电荷共享的d锁存器相比，本发明仅仅需要32个晶体管，因此降低了面积及功耗开销；本发明使得输入信号d可直接通过晶体管n20和p12构造的传输门传输到输出信号d的输出端，因此，传输延时也被降低；

本发明构造一种具有更少敏感节点的抗电荷共享d锁存器，本发明的敏感节点仅有5个，相比于传统的抗电荷共享的d锁存器，敏感节点数可降低至少50％。

传统的抗电荷共享的d锁存器主要将c单元进行复制多个后，进行互连，以增加晶体管数和敏感节点数为代价才实现的对两个节点翻转的容错。而本发明并没有采用该技术，本发明利用辐射翻转的物理机制，使得电路某些节点上只能产生一种辐射诱导电压，减少了敏感节点数，也就减少了使用晶体管的数，进而减少了硬件开销，由于本发明使用nmos管(即：n16至n20)来使输入信号输入到锁存器内部，直至从锁存器输出，而nmos管构建的输入路径相比于pmos管构建的输入路径来说具有较快的传播速度，因此，其适用于在高频电路中应用。

本发明特别适用于在航空航天、宇航飞行、核电站等具有核辐射效应中。

附图说明

图1为本发明所述的面向高频电路应用的抗双节点翻转的d锁存器的原理示意图；

图2为本发明所述的面向高频电路应用的抗双节点翻转的d锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的面向高频电路应用的抗双节点翻转的d锁存器，包括20个nmos晶体管n1至n20和12个pmos晶体管p1至p12；

晶体管p12的源极、晶体管n20的漏极、晶体管n16的漏极和晶体管n18的漏极连接后，作为锁存器的输入信号d的输入端；

晶体管n17的漏极和晶体管n19的漏极连接后，作为锁存器的输入信号dn的输入端，且输入信号d和输入信号dn相反；

晶体管n16至n20的栅极和晶体管p11的栅极连接后，作为锁存器的时钟信号clk的输入端；

晶体管p12的栅极和晶体管n13的栅极连接后，作为锁存器的时钟信号clkn的输入端，且时钟信号clk与时钟信号clkn相反；

晶体管p12的漏极、晶体管n20的源极、晶体管p11的漏极和晶体管n13的漏极连接后，作为锁存器输出信号q的输出端，同时，还作为节点q；

晶体管p1的源极、晶体管p3的源极、晶体管p5的源极和晶体管p7的源极均与电源的正极连接；

晶体管p1的栅极、晶体管p3的漏极、晶体管p4的源极、晶体管n2的栅极、晶体管p5的栅极、晶体管p7的漏极、晶体管p8的源极、晶体管n4的栅极、晶体管n11的漏极和晶体管n12的漏极连接后，作为节点x5；

晶体管p1的漏极、晶体管p2的源极、晶体管n1的栅极、晶体管n5至n6的漏极、晶体管p3的栅极、晶体管p5的漏极、晶体管p6的源极、晶体管n3的栅极和晶体管p7的栅极连接后，作为节点x6；

晶体管p2的漏极与晶体管n1的漏极连接；晶体管p2的栅极、晶体管n5的栅极、晶体管n4的源极、晶体管n9的栅极、晶体管n10的漏极、晶体管n19的源极、晶体管p9的栅极和晶体管n15的栅极连接后，作为节点x4；

晶体管n1的源极、晶体管n7的漏极、晶体管n10的栅极、晶体管p4的栅极、晶体管n11的栅极和晶体管n16的源极连接后，作为节点x1；

晶体管n7的栅极、晶体管n2的源极、晶体管n8的漏极、晶体管n6的栅极、晶体管p6的栅极、晶体管n17的源极、晶体管p10的栅极和晶体管n14的栅极连接后，作为节点x2；

晶体管n5至n12的源极均与电源地连接；

晶体管p4的漏极与晶体管n2的漏极连接；

晶体管n8的栅极、晶体管n3的源极、晶体管n9的漏极、晶体管p8的栅极、晶体管n12的栅极和晶体管n18的源极连接后，作为节点x3；

晶体管p6的漏极与晶体管n3的漏极连接；

晶体管p8的漏极与晶体管n4的漏极连接；

晶体管p9的源极接电源正极，晶体管p9的漏极与晶体管p10的源极连接，晶体管p10的漏极与晶体管p11的源极连接，晶体管n13的源极与晶体管n14的漏极连接，晶体管n14的源极与晶体管n15的漏极连接，晶体管n15的源极接电源地。

本发明构造的锁存器是基于辐射翻转的物理机制来实现的，本发明的敏感节点仅有5个，相比于传统的抗电荷共享的d锁存器，敏感节点数可降低至少50％。本发明结构简单，只需要32个晶体管即可实现，有效的降低了版图面积和功耗开销；同时，输入信号d的信息可以直接通过晶体管p16和n28来传输到输出锁存节点q，因此，极大的降低了传输时间。本发明可实现对任意一个或两个发生翻转的敏感节点进行容错，使其恢复成原来的状态。

传统的抗电荷共享的d锁存器主要将c单元进行复制多个后，进行互连，以增加晶体管数和敏感节点数为代价才实现的对两个节点翻转的容错。而本发明并没有采用该技术，本发明利用辐射翻转的物理机制，使得电路某些节点上只能产生一种辐射诱导电压，减少了敏感节点数，也就减少了使用晶体管的数，进而减少了硬件开销，由于本发明使用nmos管(即：n16至n20)来使输入信号输入到锁存器内部，直至从锁存器输出，而nmos管构建的输入路径相比于pmos管构建的输入路径来说具有较快的传播速度，因此，其适用于在高频电路中应用。

进一步的，时钟信号clk为低电平“0”时，锁存器锁存；时钟信号clk为高电平“1”时，锁存器导通。

更进一步的，虽然节点共有7个，为x1、x2、x3、x4、x5、x6和q，但是根据锁存的值，其敏感节点将是5个，即：

当时钟信号clk为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为x2、x4、x5、x6和q；

当时钟信号clk为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为x1、x3、x5、x6和q。

本优选实施方式中，锁存器锁存的具体数值与输入信号d的具体数值无关。

更进一步的，所述的面向高频电路应用的抗双节点翻转的d锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：假设输入信号d＝1，则输入信号dn＝0；

(1)当clk＝1，则clkn＝0时，锁存器处于导通状态，此时，nmos晶体管n16至n19均打开，nmos晶体管n1、n3、n8、n10、n11和n12均打开，nmos晶体管n2、n4、n5、n6、n7和n9均关闭，pmos晶体管p1、p2、p5和p6均打开，而pmos晶体管p3、p4、p7和p8均关闭，这将导致节点x1＝x3＝x6＝1，x2＝x4＝x5＝0，此时，nmos晶体管n20和pmos晶体管p12被打开，且pmos晶体管p9和p10也被打开，而nmos晶体管n14和n15被关闭，但是，由于nmos晶体管n13和pmos晶体管p11也被关闭，所以输出信号q＝1；

(2)当clk＝0，则clkn＝1时，锁存器进入锁存状态，此时，nmos晶体管n16至n20和pmos管p12均关闭，pmos晶体管p11将打开，这时输出信号q的输出端将直接通过导通的pmos晶体管p9至p11连接到电源正极，由于锁存器内部锁存，所以锁存器输出的输出信号q＝1将一直锁存，且不受输入信号d变化的影响；

情况二：假设输入信号d＝0，则输入信号dn＝1；

(1)当clk＝1，则clkn＝0时，锁存器处于导通状态，此时，nmos晶体管n16至n19均打开，nmos晶体管n2、n4、n5、n6、n7和n9均打开，nmos晶体管n1、n3、n8、n10、n11和n12均关闭；pmos晶体管p3、p4、p7和p8均打开，而pmos晶体管p1、p2、p5和p6被关闭，这将导致节点x1＝x3＝x6＝0，x2＝x4＝x5＝1，此时，nmos晶体管n20和pmos晶体管p12被打开，且nmos晶体管n14和n15也被打开，而pmos晶体管p9和p10被关闭，由于nmos晶体管n19和pmos晶体管p15被关闭，所以输出信号q＝0；

(2)当clk＝0，则clkn＝1时，锁存器进入锁存状态，此时，nmos晶体管n16至n20和pmos管p12均关闭，nmos晶体管n13将打开，这时输出信号q的输出端将直接通过导通的nmos晶体管n13至n15连接到电源地，由于锁存器内部锁存，所以锁存器输出的信号q＝0将一直锁存，且不受输入信号d变化的影响。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号clk为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为x2、x4、x5、x6和q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点x1和x3可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态；

情况二：当时钟信号clk为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为x1、x3、x5、x6和q；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点x2和x4可将上述发生翻转的一个或两个敏感节点恢复至各自原来的状态。

图2显示了面向高频电路应用的抗双节点翻转的d锁存器的仿真图。该仿真图2中，在每个时钟信号clk＝1的时候，当输入信号d变化后，输出信号q也跟着变化，即实现了q＝d的功能，即：保证了锁存器的时序功能的正确性；在第二个、第三个和第四个时钟clk＝0的时候，进行单节点和双节点故障注入，可以发现，这些节点发生的翻转都能被恢复，因此节点q将持续保持原有的锁存值，可以看出构造的锁存器的容错功能也是正确的。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。