一种用于FPGA的过压输入I/O缓冲器电路的制作方法

本发明涉及数字集成电路的技术领域，尤其涉及一种用于fpga(field－programmablegatearray，数字集成电路中现场可编程门阵列)的过压输入i/o缓冲器电路，主要用于减小过压输入导致的泄露电流。

背景技术：

fpga是一种高密度的复杂通用型可编程逻辑器件。以基于对sram(staticrandom-accessmemory，静态随机存取存储器)编程配置的fpga应用较为广泛。

用户可以通过软件对器件编程配置静态随机存取存储器sram来实现所需的逻辑功能，而不必由自己设计和代工厂制作专用集成电路asic芯片。它由许多独立的可编程逻辑模块、可编程互连和可编程输入/输出i/o模块组成。通过将配置码流下载到芯片中的配置存储单元，控制可编程资源，实现所需的逻辑功能。fpga是超大规模集成电路vlsi技术和计算机辅助设计cad技术发展融合的结果。基于fpga的应用电路设计不需再经流片，同时又有功能强大的eda软件的支持。因此，与基于asic芯片设计相比，产品研发周期大大缩短。而且在需要的量片数不大时，基于fpga的应用电路设计与asic芯片设计相比还具有成本低的优势。fpga的这些优点使得它广泛应用于计算机硬件、数据处理、工业控制、遥控遥测、智能仪表、广播电视、医疗器械和航空航天等诸多领域。fpga应用场景较多，离不开它自身的可编程i/o功能，可以编程选择实现不同的接口，与较多的不同功能的芯片接口相连通信。fpga的可编程i/o不同于一般芯片的其中一点，就是可以支持多电源电压。这样就可能存在某些使用过程中来自其它芯片的输入信号电压略高于fpga的i/o电源电压。过高的输入信号电压会导致fpgai/o输出缓冲器末级驱动管可能出现泄漏电流过大的问题，从而导致芯片i/o过大的功耗。

美国专利us6369613b1，名称为input/outputdrivers(输入/输出驱动器)，公开了一种输入输出驱动器，其中的阱偏置电路通过交叉耦合连接的两个pmos管与以二极管方式连接的两个pmos管比较选择输入信号高电平电压与fpgai/o电源电压中较高电压，实现嵌位末级驱动p管的n阱电位，从而减小过压输入导致的泄露电流。该电路在输入信号高电平电压与fpgai/o电源电压相差大于一个p管阈值电压，嵌位末级驱动p管的n阱电位时，可以关住末级驱动p管的源漏极到n阱的pn结，使泄露电流为零。但当输入信号高电平电压与fpgai/o电源电压相差小于一个p管阈值电压，嵌位末级驱动p管的n阱电位时，关不住末级驱动p管的源漏极到n阱的pn结，从而使末级驱动p管会有泄露电流流入n阱，增大电路功耗。

技术实现要素：

为克服现有技术的缺陷，本发明要解决的技术问题是提供了一种用于fpga的过压输入i/o缓冲器电路，其在输入信号高电平电压与fpgai/o电源电压相差小于或大于一个p管阈值电压时都可以关住末级驱动p管的源漏极到n阱的pn结，减小过压输入导致的泄露电流，同时还将末级驱动p管的栅极拉高到输入信号高电平电压与fpgai/o电源电压中较高的电压，进一步保证末级驱动p管的泄露电流维持在较小的纳安(na)值以下，从而减小电路功耗。

本发明的技术方案是：这种用于fpga的过压输入i/o缓冲器电路(100)，其包括：输入缓冲器(109)、6个pmos管和2个nmos管，第一、第二、第三、第五、第六、第七mos管(101、102、103、105、106、107)是pmos管，第四、第八mos管(104、108)是nmos管；

第一输入端(psig)接第三mos管(103)的栅极g端、第二mos管(102)的漏极d端与基极b端，第二mos管(102)的栅极g端、第一mos管(101)的栅极g端与第三mos管(103)的源极s端均接电源vdd，p第二mos管(102)的源极s端接第一mos管(101)的漏极d端，第一mos管(101)的源极s端与基极b端接输出端(pad)，输出端pad接第三mos管(103)的漏极d端、第四mos管(104)的漏极d端、输入缓冲器(109)的输入端、第六mos管(106)的漏极d端、第七mos管(107)的源极s端与基极b端，第三mos管(103)的基极b端接第五mos管(105)的漏极d端与基极b端以及第六mos管(106)的源极s端与基极b端，pmos管105的源极s端、第六mos管(106)的栅极g端、第七mos管(107)的栅极g端与第八mos管(108)的栅极g端均接电源vdd，第五mos管(105)的栅极g端接第七mos管(107)的漏极d端与第八mos管(108)的漏极d端，第八mos管(108)的源极s端与基极b端以及第四mos管(104)的源极s端与基极b端均接地vss，输入缓冲器(109)的输出端连接到芯片核，第二输入端(nsig)接第四mos管(104)的栅极g端。

本发明当从其他芯片经输入端pad传来的输入信号高电平电压大于fpgai/o电源电压vdd不到一个pmos管阈值电压时，第三mos管的源极s端与漏极d端到基极b端的pn结可以关住，泄露电流为零，这时第一、第二mos管均处于关断状态，所以第三mos管的栅极为第一输入端psig的高电平电压vdd,可以关断第三mos管；当输入端pad的输入信号高电平电压大于fpgai/o电源电压vdd一个pmos管阈值电压时，关住第三mos管的源极s端与漏极d端到基极b端的pn结，泄露电流为零，将第七mos管的漏极d与第八mos管的漏极d拉高到一定电压，使与它们相连的第五mos管关断，这时第一、第二mos管均处于导通状态，所以第三mos管的栅极为输入端pad的输入信号高电平电压，可以关断第三mos管；因此该电路在输入信号高电平电压与fpgai/o电源电压相差小于或大于一个p管阈值电压时都可以关住末级驱动p管的源漏极到n阱的pn结，减小过压输入导致的泄露电流，同时还将末级驱动第三mos管的的栅极拉高到使得第三mos管处于关断状态，进一步保证末级驱动p管的泄露电流维持在较小的纳安(na)值以下，从而减小电路功耗。

附图说明

图1是根据本发明的用于fpga的过压输入i/o缓冲器电路的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

为了使本揭示内容的叙述更加详尽与完备，下文针对本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具体实施例来达成相同或均等的功能与步骤顺序。

如图1所示，这种用于fpga的过压输入i/o缓冲器电路100，其包括：输入缓冲器109、6个pmos管和2个nmos管，第一、第二、第三、第五、第六、第七mos管101、102、103、105、106、107是pmos管，第四、第八mos管104、108是nmos管；

第一输入端psig接第三mos管103的栅极g端、第二mos管102的漏极d端与基极b端，第二mos管102的栅极g端、第一mos管101的栅极g端与第三mos管103的源极s端均接电源vdd，p第二mos管102的源极s端接第一mos管101的漏极d端，第一mos管101的源极s端与基极b端接输出端pad，输出端pad接第三mos管103的漏极d端、第四mos管104的漏极d端、输入缓冲器109的输入端、第六mos管106的漏极d端、第七mos管107的源极s端与基极b端，第三mos管103的基极b端接第五mos管105的漏极d端与基极b端以及第六mos管106的源极s端与基极b端，pmos管105的源极s端、第六mos管106的栅极g端、第七mos管107的栅极g端与第八mos管108的栅极g端均接电源vdd，第五mos管105的栅极g端接第七mos管107的漏极d端与第八mos管108的漏极d端，第八mos管108的源极s端与基极b端以及第四mos管104的源极s端与基极b端均接地vss，输入缓冲器109的输出端连接到芯片核，第二输入端nsig接第四mos管104的栅极g端。

本发明当从其他芯片经输入端pad传来的输入信号高电平电压大于fpgai/o电源电压vdd不到一个pmos管阈值电压时，第三mos管的源极s端与漏极d端到基极b端的pn结可以关住，泄露电流为零，这时第一、第二mos管均处于关断状态，所以第三mos管的栅极为第一输入端psig的高电平电压vdd,可以关断第三mos管；当输入端pad的输入信号高电平电压大于fpgai/o电源电压vdd一个pmos管阈值电压时，关住第三mos管的源极s端与漏极d端到基极b端的pn结，泄露电流为零，将第七mos管的漏极d与第八mos管的漏极d拉高到一定电压，使与它们相连的第五mos管关断，这时第一、第二mos管均处于导通状态，所以第三mos管的栅极为输入端pad的输入信号高电平电压，可以关断第三mos管；因此该电路在输入信号高电平电压与fpgai/o电源电压相差小于或大于一个p管阈值电压时都可以关住末级驱动p管的源漏极到n阱的pn结，减小过压输入导致的泄露电流，同时还将末级驱动第三mos管的的栅极拉高到使得第三mos管处于关断状态，进一步保证末级驱动p管的泄露电流维持在较小的纳安(na)值以下，从而减小电路功耗。

优选地，所述第一输入端psig上拉为高电平电压，第二输入端nsig下拉为低电平电压0。

该电路的具体工作原理如下：

i/o缓冲器工作在输入模式，即输入缓冲器109的输出端随电路的输出端pad的电压输入变化而变化，而第一输入端psig上拉为高电平电压，第二输入端nsig下拉为低电平电压0。当从其他芯片经输出端pad传来的输入信号高电平电压大于fpgai/o电源电压vdd不到一个pmos管阈值电压时，第一mos管101、第二mos管102、第三mos管103、第六mos管106、第七mos管107与第四mos管104都处于关断状态；第八mos管108处于打开状态，所以第五mos管105的栅极为低电平电压0，处于打开状态，因此，第三mos管103的基极b端(也就是第三mos管103的n阱)为i/o电源电压，第三mos管的源极s端与漏极d端到基极b端的pn结可以关住，泄露电流为零，这时第一mos管101、第二mos管102均处于关断状态，所以第三mos管103的栅极为第一输入端psig的高电平电压vdd，可以关断第三mos管103。当输出端pad的输入信号高电平电压大于fpgai/o电源电压vdd一个pmos管阈值电压时，第一mos管101与第二mos管102处于打开状态，第一输入端psig被拉高到输出端pad的输入信号高电平电压，使第三mos管103的栅极g端电压大于源极s端的电源电压vdd，关断第三mos管103；第六mos管106与第七mos管107也处于打开状态，第三mos管103的基极b端被拉高到输出端pad的输入信号高电平电压，同样可以关住第三mos管103的源极s端与漏极d端到基极b端的pn结，泄露电流为零。第七mos管107的打开，将第七mos管107的漏极d与第八mos管108的漏极d拉高到一定电压，使得第五mos管105处于关断状态，第四mos管104也处于关断状态。

本发明不受电路的具体实施方法的限制和电路所采用的逻辑形式的限制，例如，所有的底层电路可以是标准的cmos工艺或其他的工艺。

以上所述，仅是本发明的较佳实施例，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属本发明技术方案的保护范围。