时钟恢复电路及电子通信设备的制作方法

本发明涉及通信技术领域，尤其涉及一种时钟恢复电路及电子通信设备。

背景技术：

在串行数据通信传输中，收发电路负责将内部并行数据与外部串行数据进行转换。在发送端，利用高速时钟采样的原理，将并行数据中的位数据逐个送到传输介质上，实现并行到串行的转换。而在接收端，由于发送端与接收端没有共享的时钟信号进行数据的同步，接收端需要从接收到的串行数据流中恢复出时钟信号以实现同步操作，而时钟恢复电路(clockanddatarecovery，cdr)就是负责将串行数据中的恢复时钟和恢复数据提取出来。后级的串行转并行电路再将恢复数据转换为并行数据输出，同时还可以判断输入串行数据的特征码型，实现字节同步。

参照图2，给出了现有技术中的一种时钟恢复电路的结构示意图。图2中，时钟恢复电路由bang-bang鉴相器(bbpd)电路、时钟恢复逻辑电路以及相位选择器等组成。

然而，现有技术中，bbpd电路的增益会受到时钟质量、输入信号质量等的影响，导致时钟恢复电路的带宽较窄。

技术实现要素：

本发明实施例解决的是如何提高时钟恢复电路的带宽。

为解决上述技术问题，本发明实施例提供一种时钟恢复电路，包括：n个bbpd电路、加法器、时钟恢复逻辑电路以及相位选择器，其中：所述n个bbpd电路，每一个bbpd电路均包括数据输入端以及边沿输入端，且其中n-1个bbpd电路的边沿输入端输入时延各不相等的边沿信号；n≥2；所述加法器，输入端与所述n个bbpd电路的输出端均耦接，输出端与所述时钟恢复逻辑电路的输入端耦接；所述时钟恢复逻辑电路，输出端与所述相位选择器的输入端耦接；所述相位选择器，输出端分别与所述n个bbpd电路的相位输入端耦接。

可选的，所述n-1个bbpd电路的边沿信号对应的时延由所述边沿信号的时长确定。

可选的，所述n个bbpd电路存在一一对应的加权值；所述加法器，适于对所述n个bbpd电路输出的采样数据与对应的加权值的乘积进行加法。

可选的，所述n个bbpd电路对应的加权值中，边沿信号无时延的bbpd电路对应的加权值最大，且所述n-1个bbpd电路的边沿信号对应的时延与加权值反相关。

可选的，所述加法器中存储有所述n个bbpd电路对应的加权值。

可选的，所述加法器还与预设的控制器耦接，适于接收所述控制器输出的与所述n个bbpd电路一一对应的加权值。

可选的，所述n个bbpd电路是预设的控制器从m个ppbd电路中选取的；m≥n。

本发明实施例还提供了一种电子通信设备，包括上述任一种所述的时钟恢复电路。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

通过设置n个bbpd电路，能够线性化bbpd电路的增益，从而降低bbpd电路的增益受输入信号质量和时钟质量的影响程度，进而提高时钟恢复电路的带宽。

附图说明

图1是本发明实施例中的一种时钟恢复电路的结构示意图；

图2是一种现有时钟恢复电路的结构示意图。

具体实施方式

由上述内容可知，现有技术中，bbpd电路的增益会受到时钟质量、信号抖动等的影响，导致时钟恢复电路的带宽较窄。

在本发明实施例中，通过设置n个bbpd电路，能够线性化bbpd电路的增益，从而降低bbpd电路的增益受输入信号质量和时钟质量的影响程度，进而提高时钟恢复电路的带宽。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图1，本发明实施例提供了一种时钟恢复电路，包括：n个bbpd电路11、加法器12、时钟恢复逻辑电路13以及相位选择器14，其中：

n个bbpd电路11，每一个bbpd电路11均包括数据输入端data以及边沿输入端edge，n个bbpd电路11的数据输入端输入的数据信号相同，其中的n-1个bbpd电路11的边沿输入端输入时延各不相等的边沿信号；n个bbpd电路11适于输出对应的采样数据至加法器12；

加法器12，输入端与n个bbpd电路11的输出端均耦接，输出端与时钟恢复逻辑电路13的输入端耦接；适于对n个bbpd电路11输出的采样数据进行相应的加法，以得到数据信号与边沿信号之间的时钟偏移量；

时钟恢复逻辑电路13，输出端与相位选择器14的输入端耦接；

相位选择器14，输出端分别与n个bbpd电路11的相位输入端耦接，适于将检测得到的相位差分别输入至n个bbpd电路11。

在具体实施中，对于n个bbpd电路11而言，其中一个bbpd电路11的边沿输入端可以输入无时延的边沿信号，其他n-1个bbpd电路11的边沿输入端均输入存在时延的边沿信号。针对上述n-1个bbpd电路11，不同的bbpd电路11对应的边沿信号的时延不同。

例如，n＝3，则其中第一个bbpd电路11的边沿输入端输入无时延的边沿信号，第二个bbpd电路11的边沿输入端输入时延为第一时长的边沿信号，第三个bbpd电路11的边沿输入端输入时延为第二时长的边沿信号，且第一时长与第二时长不等且任一均不为0。

在具体实施中，可以针对n-1个bbpd电路11设置一一对应的时延电路，且n-1个时延电路对应的时延均不相等，时延电路可以设置在bbpd电路11对应的edge信号输入端之前。将边沿信号输入至不同的时延电路，即可得到不同时延的边沿信号，进而不同的bbpd电路11对应的edge信号输入端输入的信号为经过不同时延的边沿信号。

在具体实施中，也可以针对n个bbpd电路11设置一一对应的时延电路，其中一个bbpd电路11对应的时延电路的时延为0。

在本发明实施例中，可以根据边沿信号的时长来设置上述n-1个时延非0的bbpd电路11对应的时延。

继续以3个bbpd电路11为例，设定边沿信号的时长为t，设定第一个bbpd电路11输入无时延的边沿信号，第二个bbpd电路11输入的边沿信号对应的时延为t/16，第三个bbpd电路11输入的边沿信号对应的时延为t/8。

可以理解的是，还可以采用其他的方法来设置bbpd电路11对应的时延，并不仅限于上述示例，只要设置n-1个bbpd电路11对应的时延各不相同即可。

在具体实施中，针对n个bbpd电路11，可以分别设置一一对应的加权值。在本发明实施例中，加权值可以用于与bbpd电路11输出的采样数据进行运算。加法器12可以对n个bbpd电路11输出的采样数据与对应的加权值的乘积进行加法，得到的结果为边沿信号相对于数据信号的时钟偏移量。

也就是说，可以先计算每一个bbpd电路11输出的采样数据与对应的加权值的乘积，通过加法器12计算n个乘积的和值。

例如，n＝3，第一个bbpd电路11输出的采样数据为s1，对应的加权值为a1；第二个bbpd电路11输出的采样数据为s2，对应的加权值为a2；第三个bbpd电路11输出的采样数据为s3，对应的加权值为a3。则加法器12计算得到的值为：s1*a1+s2*a2+s3*a3。

在具体实施中，可以预先设置不同的bbpd电路11对应的加权值。不同的bbpd电路11对应的加权值可以相等，也可以完全不等。在本发明实施例中，可以设置边沿信号无时延的bbpd电路11对应的加权值最大，其他n-1个边沿信号存在时延的bbpd电路11对应的加权值均小于上述无时延的bbpd电路11对应的加权值，且加权值与边沿信号的时延反相关。

例如，第一个bbpd电路11的边沿输入端输入的是无时延边沿信号，第二个bbpd电路11的边沿输入端输入的是时延为第一时长的边沿信号，第三个bbpd电路11的边沿输入端输入的是时延为第二时长的边沿信号，第一时长小于第二时长，则设置第一个bbpd电路11对应的加权值最大，第二个bbpd电路11对应的加权值次之，第三个bbpd电路11对应的加权值最小。

在具体实施中，也可以设置n-1个bbpd电路11的边沿信号对应的时延与加权值正相关。可以理解的是，n-1个bbpd电路11的边沿信号对应的时延与加权值之间也可以设置为不相关。

例如，三个bbpd电路11对应的加权值相等。又如，设置第一个bbpd电路11对应的加权值最小，第二个bbpd电路11对应的加权值最大，第三个bbpd电路11对应的加权值处于上述两个加权值之间等。

在具体实施中，可以在加法器12中存储有n个bbpd电路11对应的加权值。n个bbpd电路11分别输出对应的采样数据至加法器12。加法器12在接收到n个bbpd电路11对应的采样数据后，先根据一一对应的加权值计算每一个bbpd电路11对应的乘积，之后将n个乘积相加，得到相应的和值。

在具体实施中，加法器12中也可能并没有存储n个bbpd电路11对应的加权值。在本发明实施例中，加法器12可以与预设的控制器耦接，可以通过预设的控制器向加法器12输出与n个bbpd电路11对应的加权值。

在具体实施中，也可以在n个bbpd电路11与加法器12之间设置与bbpd一一对应的乘法器，n个bbpd电路11输出的采样数据经过相对应的乘法器之后，得到相应的乘积并输入至加法器12，由加法器12对n个乘积进行加法运算。

例如，在第一个bbpd电路11与加法器12之间设置第一乘法器，在第二个bbpd电路11与加法器12之间设置第二乘法器，在第三个bbpd电路11与加法器12之间设置第三乘法器，且第一乘法器是将第一个bbpd电路11输出的采样数据与第一个bbpd电路11对应的加权值相乘，第二乘法器是将第二个bbpd电路11输出的采样数据与第二个bbpd电路11对应的加权值相乘，第三乘法器是将第三个bbpd电路11输出的采样数据与第三个bbpd电路11对应的加权值相乘。

可以理解的是，在实际应用中，还可以存在其他的实现方式，来实现bbpd电路输出的采样数据与相应的加权值进行乘法运算，本发明实施例不做赘述。

需要说明的是，图1中，为简洁起见，仅示出了相位选择器14与其中一个bbpd电路11的相位输入端耦接。在具体实施中，相位选择器14可以与n个bbpd电路11的相位输入端均耦接。

在具体实施中，时钟逻辑恢复电路13的核心可以为一个多比特二阶积分器，时钟逻辑恢复电路13可以将加法器12的输出信号进行加权积分，从而得到平稳的误差均值，并将得到的误差均值输出给相位选择器14。相位选择器14可以将接收到的误差均值转换成相位差，并输出至n个bbpd电路。

时钟逻辑恢复电路的具体工作原理及结构、相位选择器的工作原理及结构均可以参照现有技术，本发明实施例不做赘述。

参照图2，给出了现有的一种时钟恢复电路的结构示意图。可见，与现有技术相比，本发明实施例中提供的时钟恢复电路增加了bbpd电路的数量，并相应增加了加法器。本发明实施例中的时钟恢复逻辑电路与相位选择器的具体结构与工作原理可以与现有技术中的相同。

在本发明实施例中，时钟恢复电路中bbpd电路的个数是可调的，时钟恢复电路可以包括m个bbpd电路，m≥n。本发明实施例中所述的n个bbpd电路，可以是由预设的控制器从m个bbpd电路中选取出的n个。

当时钟恢复电路中bbpd电路的个数为1，且该bbpd电路输入无时延的边沿信号时，本发明实施例中的时钟恢复电路实质上与现有技术中提供的经典时钟恢复电路相同。因此，本发明实施例中提供的时钟恢复电路可以在现有的经典时钟恢复电路的基础上进行相应改进，便于工程实现。

在本发明实施例中，n≥2。n的取值越大，则最终得到的边沿信号相对于数据信号的时钟偏移量越精确，相应地，需要设置更多的bbpd电路并增加相应的计算量；反之，n的取值较小时，最终得到的边沿信号相对于时钟信号的时钟偏移量的精确度较差，但是需要设置较少的bbpd电路，且计算量较小。

因此，在实际应用中，可以综合考虑时钟偏移量的精确度与bbpd电路所占面积及计算量之间的均衡，来确定n的取值。在本发明一实施例中，n＝3。

综上可见，本发明实施例中，通过设置n个bbpd电路，能够线性化bbpd电路的增益，从而降低bbpd电路的增益受输入信号质量和时钟质量的影响程度，进而提高时钟恢复电路的带宽。

本发明实施例还提供了一种电子通信设备，该电子通信设备可以包括上述任一实施例所提供的时钟恢复电路。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。