一种采用混合结构的数字脉冲宽度调制模块的制作方法

本发明涉及一种数字脉冲宽度调制电路，产生的调制信号可以应用于开关电源、直流电机控制等，属于电子技术领域。

背景技术：

由于模拟电路存在设计难度大，可移植性差，器件性能容易受到工艺误差、工作电压、环境温度的影响的固有缺点，随着集成电路的发展，传统的模拟脉冲宽度调制(analogpulsewidthmodulation，apwm)逐渐向着数字脉冲宽度调制(digitalpulsewidthmodulation，dpwm)过度。但是相比于apwm，dpwm在分辨率、线性度、开关频率方面还有一定的差距，如何提高这三个指标是dpwm设计时需要考虑的重点。

基本的dpwm结构主要有三种：计数-比较型，延迟链型和环形振荡器型。计数-比较型的线性度高，但是实现高分辨率时需要极高时钟频率；延迟链型的开关频率与输入的时钟频率相同，但在实现高分辨率时会消耗大量芯片面积，线性度较差；环形振荡器型的原理与延迟链相似，不需要外部的时钟输入，面积消耗比延迟链型小，但是起振频率难以控制。

由于单一结构的局限性，难以利用有限的设计资源达到设计指标的要求。因此，在实现高分辨率dpwm模块时，通常采用混合结构，利用不同基本结构的优点，并加入校准模块，降低工艺偏差、工作电压和环境温度带来的影响。同时，可以适当的采用数字抖动、sigma-delta调制等算法进一步提高dpwm模块的有效分辨率。

技术实现要素：

为了克服现有的dpwm模块的精度低、线性度差的缺点，本发明提出了一种适用于asic流程的混合型数字脉冲宽度调制电路，利用噪声整形原理提高了有效分辨率位数，并具有很高的可移植性。本发明采用的技术方案如下：提出了一种数字脉冲宽度调制电路，包括：sigma-delta调制器，由计数器、比较器组成的计数-比较模块，由可调节延迟单元、校准模块组成的延迟链，及rs触发器。其中，计数-比较模块和延迟链组合为由硬件实现9-bit分辨率的coredpwm模块，再由sigma-delta调制器通过噪声整形技术将有效分辨率提高至12-bit。所有的模块均工作在统一的时钟源clk下。

所述sigma-delta调制器使用了二阶sigma-delta调制，收到外部输入的12-bit控制信号dpwm_duty[11:0]后，通过噪声整形技术转化为9-bit的输出信号d[8:0]，抑制量化噪声，并传递给coredpwm模块中的计数-比较模块。

所述计数-比较模块由6-bit位宽的计数器和比较器组成，计数器根据时钟信号clk进行计数，生成内部计数信号cnt[5:0]；比较器与占空比信号的高6位d[8:3]及计数信号cnt[5:0]连接。计数-比较模块会生成rs触发器的置位信号set和延迟链的输入信号dlyclk。

所述延迟链由8级可调节延迟单元串联组成，将输入信号dlyclk进行延迟，理想的总延迟时间为时钟clk的周期t。每一个延迟单元的输出连接在8-to-1多路选择器的输入端，多路选择器的选择信号与占空比信号的低3位d[2:0]连接，最终多路选择器的输出信号作为复位信号reset送往rs触发器。校准模块会对输入信号dlyclk及第8级延迟单元的输出信号dlyclk_net8进行相位检测，根据相位差生成校准信号fix[5:0]，与所有的可调节延迟单元连接，对延迟进行调整。

所述可调节延迟单元使用标准单元库的时钟缓冲器和多路选择器组成图5的结构，通过校准信号fix[5:0]，可以改变输入信号in到输出信号out之间的通路，进而选择期望的延迟时间。

所述校准模块对延迟链的总延迟时间进行检测，当输入信号dlyclk的下降沿比输入信号dlyclk_net8的上升沿更晚到来时，说明延迟时间小于一个时钟周期，通过校准信号fix[5:0]增大延迟单元的实际延迟；当输入信号dlyclk的下降沿比输入信号dly_clk_net8的上升沿更早到来时，说明延迟时间大于一个时钟周期，校准结束。

所述rs触发器根据输入的置位信号set和复位信号reset生成对应的dpwm输出信号。

本发明与传统的dpwm结构相比，具备线性度高、面积小、功耗低、容易修改的优点，有着极强的可移植性。采用了包含计数-比较结构和延迟链的混合结构，抛弃了基于pll/dll相移的结构，并加入二阶sigma-delta调制器，适用于基于asic的设计流程。延迟链采用标准单元库的器件搭建，在更换工艺时容易进行移植；设计了配套使用的校准模块，保证延迟链的总延迟时间约等于一个时钟周期，可以对工艺误差、工作电压和环境温度改变引起的延迟变化进行一定程度的校准。二阶sigma-delta调制器则通过噪声整形技术进一步提高了分辨率，只需要调节前级补偿器的带宽就可达到理想的有效位数。

附图说明

图1是dpwm模块的整体框图。

图2是二阶sigma-delta调制器的z域建模。

图3是由计数-比较模块和延迟链组成的coredpwm结构框图。

图4是计数-比较模块的结构图。

图5是可调节延迟模块的内部结构图。

图6是校准模块的内部结构图。

图7是校准状态机的状态转移图。

图8是coredpwm的工作波形图。

图9是不同工艺角下经过校准后延迟链延迟时间的统计图。

具体实施方式

为了更清楚的阐述本专利的方案，下面将以本实施例中的12-bit分辨率混合型dpwm模块为例，结合图1-图9进行详细说明。

参照图1所示，本发明的dpwm模块包含两个部分。外部的sigma-delta调制器通过噪声整形技术，将12-bit的原始占空比控制信号dpwm_duty[11:0]转化为9-bit的控制信号d[8:0]，并传输到后级9-bit分辨率的coredpwm模块，coredpwm的分辨率完全由硬件实现。所有的同步电路全部工作在统一的时钟clk下。本实施例中时钟clk的频率为100mhz。

本实施例中使用的sigma-delta调制器采用二阶sigma-delta调制，其z域模型如图2所示。信号y(z)在经过位截断器后相当于叠加了一个量化噪声e(z)，反馈回路将低有效位数的输出信号v(z)反馈回输入，相当于将量化误差进行积分并叠加在输入信号u(z)上，生成下一时刻的输出信号v(z)，该过程的z域方程如式(1)所示：

v(z)＝u(z)+(1-2z^-1+z^-2)e(z)

其中，输入信号的传输函数为1，量化噪声的传输函数如式(2)所示：

e(z)＝1-2z^-1+z^-2＝(1-z^-1)^-2

当频率较低时，量化噪声的传输函数远小于1，量化噪声被抑制，而高分辨率的输入信号几乎没有被改变，输出信号与输入信号近似相等。虽然系统的频率不可能永远为零，必然会引入量化噪声，但是二阶sigma-delta调制模块已经对低频的量化噪声进行了有效抑制，可以用来提高分辨率位数。

coredpwm模块的结构如图3所示。其中，高6bit分辨率由计数-比较结构实现，低3bit分辨率由8个可调节延迟单元串联的延迟链实现。计数-比较结构如图4所示，rst_n为全局复位信号，计数器为6-bit二进制计数器，生成的内部计数信号cnt[5:0]连接到比较器的一个输入端口。比较器的另一个输入端口则与占空比信号的高6位d[8:3]相连，其输出信号为发送到延迟链的dlyclk和发送到rs触发器置位端的set。延迟链中所有可调节延迟单元的输出均连接在8-to-1多路选择器的不同输入端，其总延迟时间为一个时钟周期，占空比信号的低3位d[2:0]作为多路选择器的选择信号，通过选通不同的路径将输入信号进行1/8、2/8、3/8、4/8、5/8、6/8、7/8或8/8个时钟周期的相移。延迟链配有专门的校准模块，通过校准信号fix[4:0]改变可调节延迟单元的延迟，保证总延迟时间接近一个时钟周期。

本实施例中可调节延迟单元的内部结构如图5所示。所有的器件都是smic130nm工艺库中的标准单元，其中包括2个clkbufx4，1个clkbufx8，17个clkbufx12及15个多路选择器clkmx2x4。时钟树缓冲器相比于一般的缓冲器具有上升沿转换时间、下降沿转换时间平衡的特点，而且大尺寸的器件不仅传播延迟低，当pvt改变时其传播延迟的改变幅度较小，因此选择15个clkbufx12作为校准时的变化量；为了使clkbufx12的工作环境近似一致，前级插入了三个单元作为缓冲，按照驱动能力由小到大级联，并在最后添加了dummycell匹配输出负载；15个clkmx2x4组成16-to-1的多路选择器，最终的输出信号由clkbufx4缓冲，防止多路选择器驱动能力不足导致时序恶化。该结构中基础延迟为2个clkbufx2，1个clkbufx8，1个clkbufx12和4个clkmx2x4的总延迟，需要小于一个时钟周期t；同时，所有标准单元的总延迟应当大于一个时钟周期t。所有用于校准的clkbufx12的输出信号都连接16-to-1多路选择器的输入端，校准信号fix[4:0]在16个通路中选择一个延迟时间最接近理想值的路径。在本实施例中，时钟缓冲器clkbufx12的传播延迟约为0.07ns，因此每一次调节后延迟单元的最小延迟增加量0.07ns，延迟链总延迟时间的最小增加量为0.56ns。

本发明中校准模块的结构如图6所示，对输入信号dlyclk和dlyclk_net8进行相位检测，包括数字鉴相器、复位模块、时钟生成模块和校准状态机四部分。dlyclk_net8为第8个可调节延迟单元的输出；rst_n为系统的全局复位信号；fix_en为外部输入的校准使能信号，高电平时校准模块可以正常工作，执行延迟校准；fix[4:0]为校准模块的输出信号，用来调节延迟单元的延迟时间。如果延迟链总延迟时间小于一个时钟周期，信号dlyclk的下降沿比信号dlyclk_net8的上升沿到来的晚，寄存器dff1、dff2的输出会保持一段时间的2’b01，随后改变为2’b11，内部信号flag始终保持0，复位通路被选通，当信号dlyclk_net8的下降沿到来时将寄存器dff1、dff2、dff3、dff4复位，时钟生成模块可以正常的检测两个信号下降沿的相位差，并作为时钟信号fix_clk输出，校准状态机进行状态转移；如果延迟链的总延迟时间大于一个时钟周期，信号dlyclk的下降沿比信号dlyclk_net8的上升沿到来的早，寄存器dff1、dff2的输出会保持一段时间的2’b10，随后改变为2’b11，内部信号flag被置位1，复位通路被关断，寄存器dff1、dff2、dff3、dff4无法被复位，同时flag信号关断了时钟生成模块到校准状态机的路径，fix_clk信号保持低电平，校准状态机不再进行状态转移。

校准状态机的状态转移图如图7所示。当时钟信号fix_clk的上升沿到来时，校准状态机进行状态转移，除复位外其余状态转移是不可逆的，校准模块只有增加延迟时间的作用。系统复位时，状态state_0对应的可调节延迟单元的延迟时间最小，此时延迟链的总延迟应当小于一个时钟周期；直到延迟链的延迟时间略大于一个时钟周期时，时钟信号fix_clk开始保持低电平，校准状态机保持原状态不变，校准结束。理论上这种校准方法在typical工艺角下造成的最大误差为可调节延迟单元的最小延迟增加量乘以延迟链的串联级数，在本实施例中为0.56ns。

coredpwm模块的工作波形图如图8所示。外部时钟信号输入后，计数-比较模块开始工作，计数信号cnt[6:0]为0时，输出端口set会保持一个时钟周期的高电平，将rs触发器的输出置位为1，产生pwm波的上升沿；计数信号与占空比信号的高6位d[8:3]相等时，输出端口dlyclk会保持一个时钟周期的高电平，并将信号发送至延迟链，由计数-比较结构实现的6bit粗调结束；dlyclk信号进入延迟链后，8-to-1多路选择器根据占空比信号的低3位d[2:0]选择对应的通路，得到的输出信号reset会发送至rs触发器的复位端将其复位，产生pwm波的下降沿，由延迟链结构实现的3bit细调结束，coredpwm模块硬件实现了9-bit分辨率。结合二阶sigma-delta调制器组成图1所示的混合型dpwm模块，通过牺牲很小的面积和功耗就可以将有效分辨率提高到12-bit。

不同工艺角下经过校准后延迟链延迟时间的统计图如图9所示。可以看出，在typical和fast的工艺角下，实际延迟时间与理想延迟时间相差不大；在slow的工艺角由于器件性能降低，每次校准的最小步进增大，导致完成校准后延迟时间超出理想值较多。但是工作温度125℃、工艺使得mos管的延迟增大、工作电压下降至1.08v本身是一种极端的情况，其与fast_1v32cm40工艺角一样是为了测试芯片在极端条件下是否可以正常工作，属于正态分布中(μ-3σ,μ+3σ)区间的左右两个端点，大多数情况下芯片仍然在typical的工艺角附近工作。因此，可以认为延迟链达到了预期的设计指标。

以上实施例应理解为仅用于说明本发明，而不是用于限定本发明的保护范围。在阅读了本发明的内容后，本领域的人员可以对根据上述揭示的方法和技术内容对本发明的方案提出各种修改，这些等效变化和修饰同样包含在本发明权利要求所限定的范围内。