具有波形筛选功能的PAM4接收机用时钟数据恢复电路及PAM4接收机的制作方法

本发明属于计算机和光通信领域，具体涉及一种具有波形筛选功能的pam4接收机用时钟数据恢复电路及pam4接收机，可应用于芯片、背板间电通信和光通信领域。

背景技术：

时钟数据恢复电路(clockanddatarecoverycircuit，简称cdr)广泛用于计算机和光通信领域，其主要功能是从输入带有幅度噪声和相位噪声的数据中提取时钟信息，然后对数据进行重定时。

cdr位于接收机中，其工作原理如下：①将输入数据与本地时钟进行相位比较并获取二者的相位差信息；②利用相位差信息实时控制本地时钟的相位，保证本地时钟的相位与输入数据的相位同步；③利用本地时钟完成对输入噪声数据的准确采样。④由于输入数据通常包含一定的相位抖动，为了保证接收机在一定的抖动范围内仍然保持本地时钟与输入数据的同步，需要在相位差信息控制本地时钟相位之前，将相位差信息进行滤波处理。如图1所示，现有的cdr主要包括一个由鉴相器、滤波器、时钟模块组成的时钟控制环路和一个数据恢复模块。在时钟控制环路中，为了保证采样时钟在输入较大相位抖动情况下仍然能够快速、精确的实现对输入数据相位的跟踪，需要尽可能提高鉴相密度。

不同于非归零码(nrz)信号的接收机，四电平脉冲幅度调制(pam4)接收机可以对解码后的三路输入信号同时进行鉴相，得提高鉴相密度成为可能。如图2所示，包含传统cdr的pam4接收机中，输入信号din经过三个比较器(比较器a～比较器c)后将pam4信号转化成三路温度码信号va～vc，这三路温度码信号va～vc均是nrz信号，同时利用三路信号进行相位误差提取，可以进一步提高鉴相密度。然而三个比较器的输出跳变沿自身含有较大的抖动性，降低鉴相精度。由于它们的输入波形含有非对称的零交越点，如图3中下面三组波形所示。图3中，vref_a、vref_b、vref_c分别为比较器a、b、c的参考电平，pam4_ip、pam4_in为pam4输入信号的p端和n端，coma_op和coma_on为比较器a输出的p端和n端，comb_op和comb_on为比较器b输出的p端和n端，comc_op和comc_on为比较器c输出的p端和n端。如图3中下面这些非对称的跳变沿波形经过比较器后，产生的波形也具有非对称性。这些非对称的波形会直接恶化鉴相精度。鉴相器是通过对这些数据的沿和中心的采样结果进行鉴相，因此，跳变沿是否具有对称性直接影响鉴相器的鉴相结果，最后恶化cdr恢复时钟的抖动性能。

技术实现要素：

本发明要解决的技术问题：针对现有技术的上述问题，提供一种具有波形筛选功能的pam4接收机用时钟数据恢复电路及pam4接收机，为了解决pam4接收机的cdr在提高鉴相密度的同时恶化恢复时钟的抖动性能，本发明增加了波形筛选电路，通过波形筛选电路选择三路比较器输出信号中具有对称的跳变沿作为鉴相器的输入，在提高鉴相密度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时提高cdr恢复时钟的抖动性能。

为了解决上述技术问题，本发明采用的技术方案为：

一种具有波形筛选功能的pam4接收机用时钟数据恢复电路，包括带有比较器模块和鉴相器模块的时钟数据恢复电路本体，所述鉴相器模块的前端串接有用于选择比较器模块输出信号中的对称波形作为输出的波形筛选电路。

可选地，所述比较器模块包括比较器a、比较器b以及比较器c，所述波形筛选电路分别包括用于选择比较器a输出信号中的对称波形作为输出的波形筛选逻辑电路a、用于选择比较器b输出信号中的对称波形作为输出的波形筛选逻辑电路b、用于选择比较器c输出信号中的对称波形作为输出的波形筛选逻辑电路c，所述比较器模块后端设有采样器，所述采样器包括位于比较器a、比较器b以及比较器c三者中每一个后面的两个数据采样点，且两个数据采样点中第一个数据采样点为数据采样点、第二个数据采样点为边沿采样点。

可选地，所述波形筛选逻辑电路a的波形筛选逻辑函数表达式为：

(b1·c1)·(b2·c2)

上式中，b1表示比较器b第一个数据采样点的输出为高电平，c1表示比较器c第一个数据采样点的输出为高电平，b2表示比较器b第二个数据采样点的输出为高电平，c2表示比较器c第二个数据采样点的输出为高电平。

可选地，所述波形筛选逻辑电路b针对一对小幅度跳变沿波形的波形筛选逻辑函数表达式为：

上式中，表示比较器a第一个数据采样点的输出为低电平，c1表示比较器c第一个数据采样点的输出为高电平，表示比较器a第二个数据采样点的输出为低电平，c2表示比较器c第二个数据采样点的输出为高电平；

所述波形筛选逻辑电路b针对一对大幅度跳变沿波形的波形筛选逻辑函数表达式为：

上式中，a1表示比较器a第一个数据采样点的输出为高电平，b1表示比较器b第一个数据采样点的输出为高电平，c1表示比较器c第一个数据采样点的输出为高电平，a2表示比较器a第二个数据采样点的输出为高电平，b2表示比较器b第二个数据采样点的输出为高电平，c2表示比较器c第二个数据采样点的输出为高电平，表示比较器a第一个数据采样点的输出为低电平，表示比较器b第一个数据采样点的输出为低电平，表示比较器c第一个数据采样点的输出为低电平，表示比较器a第二个数据采样点的输出为低电平，表示比较器b第二个数据采样点的输出为低电平，表示比较器c第二个数据采样点的输出为低电平。

可选地，所述波形筛选逻辑电路c的波形筛选逻辑函数表达式为：

上式中，表示比较器a第一个数据采样点的输出为低电平，表示比较器b第一个数据采样点的输出为低电平，表示比较器a第二个数据采样点的输出为低电平，表示比较器b第二个数据采样点的输出为低电平。

可选地，所述时钟数据恢复电路本体还包括投票电路、数字滤波电路、权重系数配置电路、多相时钟产生器，所述鉴相器模块的输出端依次通过投票电路、数字滤波电路、权重系数配置电路相连，所述多相时钟产生器的输入端与权重系数配置电路相连、输出端与采样器相连。

此外，本发明还提供一种pam4接收机，该pam4接收机中带有所述具有波形筛选功能的pam4接收机用时钟数据恢复电路。

和现有技术相比，本发明具有下述优点：为了解决pam4接收机的cdr在提高鉴相密度的同时恶化恢复时钟的抖动性能，本发明增加了波形筛选电路，通过波形筛选电路选择三路比较器输出信号中具有对称的跳变沿作为鉴相器的输入，在提高鉴相密度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时提高cdr恢复时钟的抖动性能。

附图说明

图1为现有技术的cdr系统框图。

图2为现有技术包含传统cdr的pam4接收机结构框图。

图3为现有技术pam4接收机输入波形和三个比较器的输出波形。

图4为本发明实施例中的pam4接收机用时钟数据恢复电路的结构图。

图5为现有pam4接收机输入波形跳变沿与对应的序号。

图6为本发明实施例中波形筛选逻辑电路a的电路原理框图。

图7为本发明实施例中波形筛选逻辑电路c的电路原理框图。

图8为本发明实施例中小幅度对称跳变波形的波形筛选逻辑电路b的电路原理框图。

图9为本发明实施例中大幅度对称跳变波形的波形筛选逻辑电路b的电路原理框图。

图10为本发明实施例中cdr环路锁定后恢复时钟的眼图。

具体实施方式

如图4所示，本实施例具有波形筛选功能的pam4接收机用时钟数据恢复电路包括带有比较器模块和鉴相器模块的时钟数据恢复电路本体，鉴相器模块的前端串接有用于选择比较器模块输出信号中的对称波形作为输出的波形筛选电路。为了解决pam4接收机的cdr在提高鉴相密度的同时恶化恢复时钟的抖动性能，本发明增加了波形筛选电路，通过波形筛选电路选择三路比较器输出信号中具有对称的跳变沿作为鉴相器的输入，在提高鉴相密度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时提高cdr恢复时钟的抖动性能。

如图4所示，比较器模块包括比较器a、比较器b以及比较器c，所述波形筛选电路分别包括用于选择比较器a输出信号中的对称波形作为输出的波形筛选逻辑电路a、用于选择比较器b输出信号中的对称波形作为输出的波形筛选逻辑电路b、用于选择比较器c输出信号中的对称波形作为输出的波形筛选逻辑电路c，所述比较器模块后端设有采样器，所述采样器包括位于比较器a、比较器b以及比较器c三者中每一个后面的两个数据采样点，且两个数据采样点中第一个数据采样点为数据采样点、第二个数据采样点为边沿采样点。

图5现有pam4接收机输入波形的12种变化情况。分析发现，比较器a的输出总共有6种跳变波形，其中只有1和4是对称的零交越波形；比较器b的输出总共有8种跳变波形，其中3和10，5和8分别是对称的零交越波形；比较器c的输出总共有6种跳变波形，其中只有9和12是对称的零交越波形。为了降低鉴相器的误差，提高鉴相器的分辨率，本实施例具有波形筛选功能的pam4接收机用时钟数据恢复电路期望利用所有的对称波形，同时排除掉所有不对称的波形，故在鉴相器模块之前设计了波形筛选电路。

在比较器a的输出波形中，当比较器a的输出只有对称的小幅度跳变沿时，比较器b和比较器c在第一个和第二个数据采样点的输出都是逻辑高电平。因此，本实施例中波形筛选逻辑电路a的波形筛选逻辑函数表达式为：

(b1·c1)·(b2·c2)

上式中，b1表示比较器b第一个数据采样点的输出为高电平，c1表示比较器c第一个数据采样点的输出为高电平，b2表示比较器b第二个数据采样点的输出为高电平，c2表示比较器c第二个数据采样点的输出为高电平。

如图6所示，图中电路由波形选择电路和二进制亚力山大鉴相器(bbpd)逻辑电路组成，其中a1、b1、c1分别为比较器a、b、c的第一次数据采样输出结果，a2、b2、c2分别为比较器a、b、c的第二次数据采样输出结果，e1是比较器a的边沿采样输出结果。ck0、ck90分别是1/4速率时钟的相位相差90度的相邻两个时钟信号，up和dn最终鉴相输出的结果。通过波形筛选电路，实现(b1·c1)·(b2·c2)的逻辑，可以筛选出比较器a的对称零交越小幅度波形，最后将其进行相位判别从而提高比较器a的鉴相精度。

同理可知，在比较器c的输出只包含对称的跳变沿时，比较器a和比较器b在第一个和第二个数据采样点的输出都是逻辑低电平。因此，本实施例中波形筛选逻辑电路c的波形筛选逻辑函数表达式为：

上式中，表示比较器a第一个数据采样点的输出为低电平，表示比较器b第一个数据采样点的输出为低电平，表示比较器a第二个数据采样点的输出为低电平，表示比较器b第二个数据采样点的输出为低电平。

如图7所示，该电路由波形选择电路和bbpd逻辑电路组成，其中a1、b1、c1分别为比较器a、b、c的第一次数据采样输出结果，a2、b2、c2分别为比较器a、b、c的第二次数据采样输出结果，e1是比较器c的边沿采样输出结果。ck0、ck90分别是1/4速率时钟的相位相差90度的相邻两个时钟信号，up和dn最终鉴相输出的结果。通过波形筛选电路，实现逻辑，筛选出比较器c的对称零交越小幅度波形，最后将其进行相位判别从而提高比较器c的鉴相精度。

本实施例中，比较器模块中比较器a、比较器b以及比较器c的输出跳变沿的分析结果表1所示：

表1：各比较器输出跳变沿的分析结果。

上表中，通路是指比较器a、比较器b以及比较器c的输出通路，序号是指现有pam4接收机输入波形的12种变化情况的序号，跳变沿是指12种波形的跳边沿变化情况，是否零交越点表示该跳边沿变化情况是否有零交越点。

参见上表可知，比较器b的输出具有对称跳变沿的波形有两对，一对是小幅度的对称跳变沿波形，由表1中的5号和8号跳变沿产生。另一对是具有大幅度的跳变沿波形，由表1中的3号和10号跳变沿产生。因此，本实施例中波形筛选逻辑电路b针对一对小幅度跳变沿波形的波形筛选逻辑函数表达式为：

上式中，表示比较器a第一个数据采样点的输出为低电平，c1表示比较器c第一个数据采样点的输出为高电平，表示比较器a第二个数据采样点的输出为低电平，c2表示比较器c第二个数据采样点的输出为高电平。

波形筛选逻辑电路b针对一对小幅度跳变沿波形的波形筛选逻辑电路如图8所示，该电路由波形选择电路和bbpd逻辑电路组成，其中da1、db1、dc1分别为比较器a、b、c的第一次数据采样输出结果，da2、db2、dc2分别为比较器a、b、c的第二次数据采样输出结果，eb1是比较器b的边沿采样输出结果。ck0、ck90分别是1/4速率时钟的相位相差90度的相邻两个时钟信号，up和dn最终鉴相输出的结果。通过波形筛选电路，实现逻辑，筛选出比较器b的对称零交越小幅度波形，最后将其进行相位判别从而提高比较器b的鉴相精度。波形筛选逻辑电路b针对一对大幅度跳变沿波形的波形筛选逻辑函数表达式为：

上式中，a1表示比较器a第一个数据采样点的输出为高电平，b1表示比较器b第一个数据采样点的输出为高电平，c1表示比较器c第一个数据采样点的输出为高电平，a2表示比较器a第二个数据采样点的输出为高电平，b2表示比较器b第二个数据采样点的输出为高电平，c2表示比较器c第二个数据采样点的输出为高电平，表示比较器a第一个数据采样点的输出为低电平，表示比较器b第一个数据采样点的输出为低电平，表示比较器c第一个数据采样点的输出为低电平，表示比较器a第二个数据采样点的输出为低电平，表示比较器b第二个数据采样点的输出为低电平，表示比较器c第二个数据采样点的输出为低电平。波形筛选逻辑电路b针对一对大幅度跳变沿波形的波形筛选逻辑电路如图9所示，该电路由波形选择电路和bbpd逻辑电路组成，其中da1、db1、dc1分别为比较器a、b、c的第一次数据采样输出结果，da2、db2、dc2分别为比较器a、b、c的第二次数据采样输出结果，eb1是比较器c的边沿采样输出结果。ck0、ck90分别是1/4速率时钟的相位相差90度的相邻两个时钟信号，up和dn最终鉴相输出的结果。通过波形筛选电路，实现逻辑，筛选出比较器b的对称零交越小大度波形，最后将其进行相位判别从而提高比较器b的鉴相精度。

如图4所示，本实施例中的时钟数据恢复电路本体还包括投票电路、数字滤波电路、权重系数配置电路、多相时钟产生器，所述鉴相器模块的输出端依次通过投票电路、数字滤波电路、权重系数配置电路相连，所述多相时钟产生器的输入端与权重系数配置电路相连、输出端与采样器相连。此外，本实施例还提供一种pam4接收机，该pam4接收机中带有前述具有波形筛选功能的pam4接收机用时钟数据恢复电路。

作为一个具体的实施例，当发送端发送40gb/s的pam4数据时，经过12db@10gb/s的信道衰减送给pam4接收机。pam4接收机采用增加波形筛选电路的cdr，cdr工作过程是：pam4信号经过比较器后分成三路nrz信号，三路比较器的输出波形如图3所示。波形筛选电路分别利用图6、图7、图8和图9的四种电路，分别从输入的图5的12种波形中筛选出了其中的1、4；9、12；3、10；5、8这8种对称波形，然后利用bbpd鉴相器检测出本地时钟和输入数据的相位差。最后时钟控制环路经过的滤波和时钟产生控制模块产生与输入数据相位同步的采样时钟。图10给出了cdr锁定后，输出的恢复时钟眼图。从图中可以看出，锁定后时钟的峰峰抖动是6.5ps。由此可知，本实施例在时钟数据恢复电路中增加波形筛选电路，能够在提高鉴相密度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时提高时钟数据恢复电路恢复时钟的抖动性能。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。