本征线性相位插值器的制作方法

本发明涉及锁相环技术领域，尤其涉及一种本征线性相位插值器。

背景技术：

分数锁相环(fractional-npll)中三角积分调制器(sigma-deltamodulator，sdm)引入的量化噪声，会给输出时钟带来抖动。其中，采用本征线性相位插值器(phaseinterpolator)实现的分数除法器(fractionaldivider)会有效的降低量化噪声，但是在本征线性相位插值器的电容充放电过程中，电流大小的非线性变化会恶化相位噪声或者引入杂散。

因此，有必要提供一种新型的本征线性相位插值器以解决现有技术中存在的上述问题。

技术实现要素：

本发明的目的在于提供一种本征线性相位插值器，实现电容充电和放电过程中电流大小的线性变化，以优化相位噪声，减少杂散的引入。

为实现上述目的，本发明的所述本征线性相位插值器，包括相位插值模块、第一恒定电流源模块和第二恒定电流源模块，所述相位插值模块包括第一电容组和第二电容组，所述第一恒定电流源模块用于采用恒定电流对所述第一电容组充电或放电，所述第二恒定电流源模块用于采用恒定电流对所述第二电容组充电或放电。

本发明的有益效果在于：包括第一恒定电流源模块和第二恒定电流源模块，所述第一恒定电流源模块用于采用恒定电流对所述第一电容组充电或放电，所述第二恒定电流源模块用于采用恒定电流对所述第二电容组充电或放电，使得所述第一电容组和所述第二电容组在本征或数学表达式上的充电和放电过程中电流变化是线性的，以优化相位造成，减少杂散的引入。

优选地，所述相位插值模块还包括第一pmos管，所述第一恒定电流源模块包括第一电容和第一开关，所述第一电容的一端接输入电压，所述第一电容的另一端与所述第一开关的一端和所述第一pmos管的栅极连接，所述第一开关的另一端与所述第一电容组的一端和所述第一pmos管的漏极连接。其有益效果在于：便于采用恒定电流对所述第一电容组充电或放电。

进一步优选地，所述第一开关的一端通过第一连接线与所述第一电容组的一端连接，所述第一连接线通过第二连接线与所述第一pmos管漏极连接线连接，所述第二连接线与所述第一pmos管漏极连接线的连接点为第一节点。

进一步优选地，所述本征线性相位插值器还包括第一恒定电流提供模块，所述第一恒定电流提供模块用于为所述第一节点提供恒定电流。其有益效果在于：为所述第一节点提供恒定电流，以减少所述第一电容组完全充电或完全放电的时间，减少所述本征线性相位插值器的恢复时间。

优选地，所述相位插值模块还包括第二pmos管，所述第二恒定电流源模块包括第二电容和第二开关，所述第二电容的一端接输入电压，所述第二电容的另一端与所述第二开关的一端和所述第二pmos管的栅极连接，所述第二开关的另一端与所述第二电容组的一端和所述第二pmos管的漏极连接。其有益效果在于：便于采用恒定电流对所述第二电容组充电或放电。

进一步优选地，所述第二开关的一端通过第三连接线与所述第二电容组的一端连接，所述第三连接线通过第四连接线与所述第二pmos管漏极连接线连接，所述第四连接线与所述第二pmos管漏极连接线的连接点为第二节点。

进一步优选地，所述本征线性相位插值器还包括第二恒定电流提供模块，所述第二恒定电流提供模块用于为所述第二节点提供恒定电流。其有益效果在于：为所述第二节点提供恒定电流，以减少所述第二电容组完全充电或完全放电的时间，减少所述本征线性相位插值器的恢复时间。

优选地，所述相位插值模块还包括第一pmos管，所述第一恒定电流源模块包括第一电容和第一开关，所述第一电容的一端接输入电压，所述第一电容的另一端与所述第一开关的一端和所述第一pmos管的栅极连接，所述第一开关的另一端通过第一连接线与所述第一电容组的一端连接，所述第一连接线通过第二连接线与所述第一pmos管漏极连接线连接，所述第二连接线与所述第一pmos管漏极连接线的连接点为第一节点，所述相位插值模块还包括第二pmos管，所述第二恒定电流源模块包括第二电容和第二开关，所述第二电容的一端接输入电压，所述第二电容的另一端与所述第二开关的一端和所述第二pmos管的栅极连接，所述第二开关的另一端通过第三连接线与所述第二电容组的一端连接，所述第三连接线通过第四连接线与所述第二pmos管漏极连接线连接，所述第四连接线与所述第二pmos管漏极连接线的连接点为第二节点，所述相位插值模块还包括第一比较器单元，所述第一比较器单元用于将所述第一节点的电压与所述第二节点的电压进行比较。

进一步优选地，所述相位插值模块还包括第二比较单元，所述第二比较单元用于将所述第二节点的电压与所述第一节点的电压进行比较。

进一步优选地，所述第一比较器单元和所述第二比较单元的电路结构相同。其有益效果在于：相同的电路结构，可以减少电路的复杂度。

附图说明

图1为现有技术中本征非线性相位插值器的电路图；

图2为现有技术中本征非线性相位插值器的工作状态示意图；

图3为本发明本征线性相位插值器的电路图；

图4为本发明本征线性相位插值器的工作状态示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

图1为现有技术中本征非线性相位插值器的电路图。参照图1，所述本征非线性相位插值器10包括第一电容组11、第二电容组12、第一比较器单元(图中未标示)、第二比较单元(图中未标示)、nmos管电路(图中未标示)、第一pmos管13和第二pmos管14，所述第一电容组11的一端接输入电压，所述第一电容组11的另一端与所述第一pmos管13的栅极、所述第一比较器单元和所述第二比较单元连接；所述第一pmos管13的源极接输入电压，所述第一pmos管13的漏极与所述nmos管电路连接，所述第一pmos管13的漏极和栅极通过第二连接线131短接，所述第二连接线131与所述第一pmos管13漏极连接线的连接点为第一节点132，所述第二连接线131与所述第一pmos管13栅极连接线的连接点为第三节点133；所述第二电容组12的一端接输入电压，所述第二电容组12的另一端与所述第二pmos管14的栅极、所述第一比较器单元和所述第二比较单元连接；所述第二pmos管14的源极接输入电压，所述第二pmos管14的漏极与所述nmos管电路连接，所述第二pmos管14的漏极和栅极通过第四连接线141短接，所述第四连接线141与所述第二pmos管14漏极连接线的连接点为第二节点142，所述第四连接线141与所述第二pmos管14栅极连接线的连接点为第四节点143。其中，所述第一比较器单元将所述第一节点132的电压和所述第二节点142的电压进行比较，所述第二比较单元将所述第二节点142的电压和所述第一节点132的电压进行比较，所述第一电容组11和所述第二电容组12均包括3个电容。

具体地，参照图1，所述第一比较器单元包括第三pmos管151、第四pmos管152、第一nmos管153和第二nmos管154，所述第三pmos管151的源极接输入电压，所述第三pmos管151的栅极与所述第一电容组11的一端和所述第一pmos管13的栅极连接，所述第三pmos管151的漏极与所述第一nmos管13的漏极连接，所述第一nmos管153的源极接地，所述第一nmos管153的栅极与所述第二nmos管154的栅极连接，所述第二nmos管154的源极接地，所述第二nmos管154的漏极与所述第四pmos管152的漏极连接，所述第四pmos管154的源极接输入电压，所述第四pmos管154的栅极与所述第二电容组12的一端和所述第二pmos管14的栅极连接，且所述第一nmos管153的漏极和栅极短接。

具体地，参照图1，所述第二比较单元包括第五pmos管161、第六pmos管162、第三nmos管163和第四nmos管164，所述第五pmos管161的源极接输入电压，所述第五pmos管161的栅极与所述第二电容组12的一端和所述第二pmos管14的栅极连接，所述第二pmos管14的源极与所述第三nmos管163的漏极连接，所述第三nmos管163的源极接地，所述第三nmos管163的栅极与所述第四nmos管164的栅极连接，所述第四nmos管164的源极接地，所述第四nmos管164的漏极与所述第六pmos管162的漏极连接，所述第六pmos管162的源极接输入电压，所述第六pmos管162的栅极与所述第一电容组11的一端和所述第一pmos管13的栅极连接，且所述第三nmos管163的漏极和栅极短接。优选地，所述第一比较器单元和所述第二比较单元的电路结构相同。

具体地，参照图1，所述nmos管电路包括第一nmos管组171、第二nmos管组172、第三nmos管组173、第四nmos管组174、第五nmos管组175、第六nmos管组176、第七nmos管组177和第八nmos管组178，所述第一nmos管组的第一端的连接线与所述第一节点132连接，所述第一nmos管组171的第二端与所述第五nmos管组175的第一端连接，所述第一nmos管组171的第三端与所述第二nmos管组172的第三端连接，所述第二nmos管组172的第二端与所述第六nmos管组176的第一端连接，所述第二nmos管组172的第一端与所述第四pmos管组174第一端的连接线连接；所述第四nmos管组174第一端的连接线与所述第二节点142连接，所述第四nmos管组174的第二端与所述第八nmos管组178的第一端连接，所述第四nmos管组174的第三端与所述第三nmos管组173的第三端连接，所述第三nmos管组173的第二端与所述第七nmos管组177的第一端连接，所述第三nmos管组173第一端的连接线与所述第一nmos管组171第一端的连接线连接；所述第五nmos管组175、所述第六nmos管组176、所述第七nmos管组177和所述第八nmos管组178的第三端的电流采用共用的16个尾电流源流向地。更具体地，第一nmos管组171、第二nmos管组172、第三nmos管组173、第四nmos管组174、第五nmos管组175、第六nmos管组176、第七nmos管组177和第八nmos管组178均包括16个nmos管，即n型金属-氧化物-半导体(n-metal-oxide-semiconductor，nmos)，且同一组中16个nmos管共源共栅，所述第一端为nmos管的漏极，所述第二端为nmos管的源极，所述第三端为nmos管的栅极，其中，同一组中16个nmos管的连接方式为本领域的公知技术，在此不再详细赘述。

参照图1，所述本征非线性相位插值器10还包括反相器电路(图中未标示)，所述反相器电路包括第一反相器181、第二反相器182、第三反相器183、第四反相器184、第五反相器185和第六反相器186，所述第一反相器181的输入端与所述第四pmos管152的漏极连接，所述第一反相器181的输出端分别与所述第二反相器182的输入端、所述第三反相器183的输入端和所述第四反相器184的输出端连接，所述第五反相器185的输入端与所述第六pmos管186的漏极连接，所述第五反相器185的的输出端与所述第三反相器183的输出端、所述第四反相器184的输入端和所述第六反相器186的输入端连接。

图2为现有技术中本征非线性相位插值器的工作状态示意图。参照图2，所述本征非线性相位插值器的工作装填根据所述第五nmos管组第三端输入信号和所述第七nmos管组第三端输入信号的电平高低可以分为循环的4个阶段，即t1阶段、t2阶段、t3阶段和t4阶段。

参照图2，当所述本征非线性相位插值器工作为t1阶段，所述第五nmos管组第三端的输入信号和所述第七nmos管组第三端的输入信号的电平均为低，而所述第六nmos管组第三端的输入信号和所述第八nmos管组第三端的输入信号的电平均为高，16个尾电流源均流向所述第二节点，而不流向所述第一节点；

当所述本征非线性相位插值器工作为t2阶段，所述第六nmos管组第三端的输入信号和所述第七nmos管组第三端的输入信号的电平均为低，所述第五nmos管组第三端的输入信号和所述第八nmos管组第三端的输入信号的电平均为高，则16-n个尾电流源流向所述第一节点，n个尾电流源流向所述第二节点，n为大于0且小于16的自然数；

当所述本征非线性相位插值器工作为t3阶段，所述第六nmos管组第三端的输入信号和所述第八nmos管组第三端的输入信号的电平均为低，所述第五nmos管组第三端的输入信号和所述第七nmos管组第三端的输入信号的电平均为高，则16个尾电流源均流向所述第一节点，而不流向所述第二节点；

当所述本征非线性相位插值器工作为t4阶段，所述第五nmos管组第三端的输入信号和所述第八nmos管组第三端的输入信号的电平均为低，所述第六nmos管组第三端的输入信号和所述第七nmos管组第三端的输入信号的电平均为高，则n个尾电流源流向所述第一节点，16-n个尾电流源流向所述第二节点。

参照图2，所述本征非线性相位插值器交替工作在上述t1阶段、t2阶段、t3阶段和t4阶段，其中，t1阶段的时长大于t2阶段和t4阶段的时长，t1阶段的时长大于、小于或等于t4阶段的时长，所述本征非线性相位插值器在t1阶段会被充电或放电到稳定状态，从而使得所述第一节点和所述第二节点的电压不受上个周期的影响；

t2阶段时长为一个时钟周期，所述第一节点和所述第二节点开始充电或放电；

t3阶段时长由可变延时发生器决定，所述第一节点和所述第二节点继t2阶段继续充电或放电，充电或放电的过程是否完整取决于时长，但必须保证所述第一节点和所述第二节点的电压产生相交，从而保证所述第六反相器输出信号能够发生翻转，即低电平变高电平，t3阶段的工作状态与t1阶段的工作状态相反；

t4阶段时长为一个时钟周期，t4阶段的工作状态与t2阶段的工作状态相反；

下一个周期所述本征非线性相位插值器回到t1阶段，所述第一节点和所述第二节点继续充放电，过程与t3阶段相反，同时必须保证所述第一节点和所述第二节点的电压产生相交，从而保证所述第六反相器输出信号能够发生翻转，即高电平变低电平。

参照图2，t2阶段中，所述第一节点和所述第二节点的充电或放电曲线的斜率由所述第四nmos管组第三端的输入信号pt_t<15:0>决定，pt_t<15:0>的控制字节越小，所述第一节点和所述第二节点的充电或放电曲线的斜率越大，但由于t2阶段时间较短，所述第一节点和所述第二节点的充电或放电曲线近似为线性。t4阶段和t2阶段的过程相反，同理t4阶段时，所述第一节点和所述第二节点的充电或放电曲线也近似为线性。

但通过公知技术可以得知，所述本征非线性相位插值器的充放电过程是rc充放电，电压遵守指数方程，并且充放电过程中，电阻r即1/gm也会随着电流的变化而变化，其中gm为跨导，所以现有技术中的本征非线性相位插值器的电流变化是非线性的。

针对现有技术存在的问题，本发明的实施例提供了一种本征线性相位插值器，所述本征线性相位插值器包括相位插值模块、第一恒定电流源模块和第二恒定电流源模块，所述相位插值模块包括第一电容组和第二电容组，所述第一恒定电流源模块用于采用恒定电流对所述第一电容组充电或放电，所述第二恒定电流源模块用于采用恒定电流对所述第二电容组充电或放电。其中，所述相位插值模块即图1所述的本征非线性相位插值器，在此不再赘述。

本发明的一些实施例中，参照图3，所述相位插值模块还包括第一pmos管13，所述第一恒定电流源模块(图中未标示)包括第一电容21和第一开关22，所述第一电容21的一端接输入电压，所述第一电容21的另一端与所述第一开关22的一端和所述第一pmos管13的栅极连接，所述第一开关22的另一端与所述第一电容组11的一端和所述第一pmos管13的漏极连接。具体地，所述第一开关22的一端通过第一连接线134与所述第一电容组11的一端连接，所述第一连接线134通过第二连接线131与所述第一pmos管13漏极连接线连接，所述第二连接线131与所述第一pmos管13漏极连接线的连接点为第一节点132。

本发明的一些实施例中，参照图3，所述相位插值模块还包括第二pmos管14，所述第二恒定电流源模块(图中未标示)包括第二电容23和第二开关24，所述第二电容23的一端接输入电压，所述第二电容23的另一端与所述第二开关24的一端和所述第二pmos管14的栅极连接，所述第二开关24的另一端与所述第二电容组23的一端和所述第二pmos管14的漏极连接。具体地，所述第二开关24的一端通过第三连接线144与所述第二电容组12的一端连接，所述第三连接线144通过第四连接线141与所述第二pmos管14漏极连接线连接，所述第四连接线141与所述第二pmos管14漏极连接线的连接点为第二节点142。

图4为本发明本征线性相位插值器的工作状态示意图。参照图3和图4，所述本征线性相位插值器与所述本征非线性相位插值器的工作阶段相同，交替工作在t1阶段、t2阶段、t3阶段和t4阶段。

参照图3和图4，在t2阶段和t3阶段，所述第一开关22和所述第二开关24打开，所述第一pmos管13的电流为低，而所述第二pmos管14的电流为16×is，其中，is表示1个所述尾电流源的电流，使得在t2阶段时，对所述第一电容组11和所述第二电容组12的净充电和放电的电流都是(16-n)×is，而在t3阶段，所述第一电容组11和所述第二电容组12的净充电和放电的电流都是16×is，通过恒定电流对固定电容进行充电和放电，所述第一节点和所述第二节点的电压必然为线性变化。

参照图3和图4，在t1阶段和t4阶段，所述第一开关22和所述第二开关24闭合，所述本征线性相位插值器的工作状态如现有技术中本征非线性相位插值器在t1阶段和t4阶段的工作状态。

参照图3和图4，所述第一电容21的一端为所述第一pmos管13的栅极提供偏置电压，所述第二电容23的一端为所述第二pmos管14的栅极提供偏置电压，在t1阶段和t4阶段，所述第一开关22和所述第二开关24闭合，所述本征线性相位插值器被重置到初始状态，所述第一电容组11或所述第一电容21被完全放电，并且使所述第一pmos管13的电流为低，而所述第二电容组12和所述第二电容23被完全充电，并且使所述第二pmos管14的电流为16×is。

由上述可以看出，所述本征线性相位插值器中所述第六反相器输出信号下降沿所对应的第一节点和第二节点的电压变化是非线性的，而所述第六反相器输出信号上升沿所对应的第一节点和第二节点的电压变化是线性的，而所述本征线性相位插值器关心的是所述第六反相器输出信号的上升沿，因此，所述本征线性相位插值器满足了所述第一节点和所述第二节点电流的线性变化。

本发明的一些更优选实施例中，所述本征线性相位插值器还包括第一恒定电流提供模块和第二恒定电流提供模块，所述第一恒定电流提供模块用于为所述第一节点提供恒定电流，所述第二恒定电流提供模块用于为所述第二节点提供恒定电流。

t3阶段结束时，由于所述第一恒定电流提供模块为所述第一节点提供恒定电流，使得所述第一pmos管的电流不为0，代表所述第一pmos管的gm相对较大，时间常数c/gm则相对较小，所述第一pmos管彻底充电或放电的时间较短；由于所述第二恒定电流提供模块为所述第二节点提供恒定电流，使得所述第二pmos管的电流不为0，代表所述第二pmos管的gm相对较大，时间常数c/gm则相对较小，所述第二pmos管彻底充电或放电的时间较短。其中，所述第一pmos管和所述第二pmos管彻底充电或放电的时间越短，所述本征线性相位插值器的恢复时间较短。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。