具有预充电和提前复位输出级的比较器电路的制作方法

1.本发明一般涉及集成电路技术领域，特别涉及一种具有预充电和提前复位输出级的比较器电路。


背景技术：

2.随着工艺节点以及大数据量的通信要求，模数转换器的要求也越来越高，需要在更短的时间内比较出很小的模拟信号并转化成数字1和0，与此同时对于很多种应用，不能牺牲滞回、噪声和功耗性能。几乎所有的有时钟比较器都会有以下几个阶段：预放大阶段、再生阶段和复位阶段。预放大阶段作用是放大极小的输入信号；再生阶段的作用是把预放大阶段的信号再生成1或者0变成数字信号；复位阶段的作用是把比较器清零，准备下一次比较。
3.strongarm型比较器有功耗优势和电路复杂度的优势，但是缺点就是为了速度，必须要加大电流，而且是预放大和再生阶段都会同时加大电流，这样会造成预放大阶段的时间减小，噪声增加。相反，如果要减小噪声，需要比较小的电流和速度来实现，这样再生阶段的速度就白白浪费了。因此速度和噪声在这边有一个权衡。
4.比较器的复位阶段是对上一次比较的清零，一般需要极其快速从而节省整体比较器周期，同时不能牺牲重要的滞回性能。复位时间长，所有比较器内部节点都复位到零，这样上一次比较的记忆会被清零，就没有滞回效应，相反，复位时间太短会造成来不及清零。因此这也是一部分权衡。另外，一般如果需要实现快速清零，需要比较大的mos管来拉到地，造成更大的寄生电容以及更大的初始噪声。


技术实现要素：

5.本发明的目的在于提供一种具有预充电和提前复位输出级的比较器电路，满足高速、低功耗、低噪声。
6.本技术的一实施例中提供一种具有预充电和提前复位输出级的比较器电路，包括：
7.第一预充电晶体管和第二预充电晶体管，所述第一预充电晶体管的栅极连接预充电信号，所述第二预充电晶体管的栅极连接主时钟信号，其中，所述预充电信号早于所述主时钟信号使能；
8.第一输入晶体管和第二输入晶体管，所述第一输入晶体管的栅极连接第一输入信号，所述第二晶体管的栅极连接第二输入信号，所述第一输入晶体管的源极、所述第二输入晶体管的源极、所述第一预充电晶体管的漏极和所述第二预充电晶体管的漏极相连；
9.驱动单元，所述驱动单元分别连接所述第一输入晶体管和所述第二输入晶体管的漏极并用于放大所述第一输入信号和所述第二输入信号的差值；
10.输出级，所述输出级与所述驱动单元分别连接于第一节点和第二节点并用于将所述放大的信号输出；
11.第一短接单元，所述第一短接单元连接所述驱动单元并根据所述预充电信号将所述驱动单元短接；
12.第二短接单元，所述第二短接单元连接所述输出级并用根据所述主时钟信号将所述输出级短接；
13.第一反相器，所述第一反相器的输入端连接所述第二节点；
14.第二反相器，所述第二反相器的输出端连接所述第一节点；
15.第一复位单元，所述第一复位单元连接所述第一反相器的输出端并连接反相的主时钟信号，用于上拉所述第一反相器的输出端；
16.第二复位单元，所述第二复位单元连接所述第二反相器的输出端并连接反相的主时钟信号，用于上拉所述第二反相器的输出端。
17.在一优选例中，所述驱动单元包括：第一驱动pmos晶体管和第二驱动pmos晶体管，所述第一驱动pmos晶体管的源极连接所述第一输入晶体管的漏极，所述第二驱动pmos晶体管的源极连接所述第二输入晶体管的漏极。
18.在一优选例中，所述第一短接单元包括：第一短接nmos晶体管，所述第一短接nmos晶体管的源极连接所述第一驱动pmos晶体管的源极，漏极连接所述第二驱动pmos晶体管的源极，栅极连接所述预充电信号。
19.在一优选例中，还包括：第一放电nmos晶体管和第二放电nmos晶体管，所述第一放电nmos晶体管的栅极连接所述预充电信号，源极接地，漏极与所述第一短接nmos晶体管的源极、所述第一驱动pmos晶体管的源极相连；所述第二放电nmos晶体管的栅极连接所述预充电信号，源极接地，漏极与所述第一短接nmos晶体管的漏极、所述第一驱动pmos晶体管的漏极相连。
20.在一优选例中，所述输出级包括：第一输出级nmos晶体管和第二输出级nmos晶体管，所述第一输出级nmos晶体管的漏极、所述第一驱动pmos晶体管的漏极、所述第二驱动pmos晶体管的栅极和所述第二输出级nmos晶体管的栅极相连于所述第一节点，所述第二输出级nmos晶体管的漏极、所述第二驱动pmos晶体管的漏极、所述第一驱动pmos晶体管的栅极和所述第一输出级nmos晶体管的栅极相连于所述第二节点。
21.在一优选例中，所述第二短接单元包括：第二短接nmos晶体管，所述第二短接nmos晶体管的源极连接所述第一输出级nmos晶体管的源极，漏极连接所述第二输出级nmos晶体管的漏极，栅极连接所述主时钟信号。
22.在一优选例中，还包括：第三放电nmos晶体管和第四放电nmos晶体管，所述第三放电nmos晶体管的栅极连接所述主时钟信号，源极接地，漏极与所述第二短接nmos晶体管的源极、所述第一输出级nmos晶体管的漏极相连；所述第四放电nmos晶体管的栅极连接所述主时钟信号，源极接地，漏极与所述第二短接nmos晶体管的漏极、所述第二输出级nmos晶体管的漏极相连。
23.在一优选例中，所述第一复位单元包括：第一复位晶体管，所述第一复位晶体管的漏极连接所述第一反相器的输出端，栅极连接反相的主时钟信号。
24.在一优选例中，所述第二复位单元包括：第二复位晶体管，所述第二复位晶体管的漏极连接所述第一反相器的输出端，栅极连接反相的主时钟信号。
25.在一优选例中，所述第一预充电晶体管和所述第二预充电晶体管是pmos晶体管。
26.相对于现有技术，本发明具有以下有益效果：
27.本发明的技术方案在预充电阶段，电流很小，比较器的会缓慢放大输入小信号从而减小噪声，并且，没有造成额外的速度延迟。等经过一定量的时间延迟后，加大电流，使得比较器会在预充电的基础上快速完成预放大阶段进入再生阶段。由于有大电流，可以以较快的速度完成再生阶段。由于预充电时间已经有了一定的信号放大，之后阶段的噪声等效到输入就减小了。所以本发明的比较器电路可以同时满足高速，低功耗，低噪声。
28.此外，本发明的技术方案可以前馈提前复位输出级，这些措施在不增加复位时间和不太多增加内部电容的时候使滞回降到了指标以内。
29.本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本技术所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征a+b+c，在另一个例子中公开了特征a+b+d+e，而特征c和d是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征e技术上可以与特征c相组合，则，a+b+c+d的方案因技术不可行而应当不被视为已经记载，而a+b+c+e的方案应当视为已经被记载。
附图说明
30.参考以下附图描述本技术的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。
31.图1示出了本发明一实施例中具有预充电和提前复位输出级的比较器电路的示意图。
32.图2示出了本发明一实施例中具有预充电和提前复位输出级的比较器电路工作的时序图。
具体实施方式
33.现在将描述本技术的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本技术。
34.另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。
35.在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本技术的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。
36.本发明的部分创新在于：
37.本发明的解决方案是使用两个相位的使能时钟信号，一个时钟信号先打开一个很小的电流预充电，在预充电阶段，电流很小，比较器的会缓慢放大输入小信号从而减小噪声。由于这段时间是低噪声比较器不可避免的，所以并没有额外造成速度延迟。等经过一定
量的时间延迟后，主时钟打开加大电流，这时候比较器会在预充电的基础上快速完成预放大阶段进入再生阶段。再生阶段由于有大电流，可以以较快的速度完成再生阶段。由于预充电时间已经有了一定的信号放大，之后阶段的噪声等效到输入就减小了。所以这个架构可以同时满足高速，低功耗，低噪声。
38.本发明的解决方案是复位信号复位比较器时候也前馈提前复位输出级。从实际效果看，这些措施在不增加复位时间和不太多增加内部电容的时候使滞回降到了指标以内。
39.本技术的一实施例中提供一种具有预充电和提前复位输出级的比较器电路，图1示出了具有预充电和提前复位输出级的比较器电路的示意图，该比较器电路包括：第一预充电晶体管mp0、第二预充电晶体管mp1、第一输入晶体管mip、第二输入晶体管min、驱动单元10、输出级20、第一短接单元50、第二短接单元60、第一反相器30、第二反相器40、第一复位单元70、第二复位单元80。
40.其中，所述第一预充电晶体管mp0的栅极连接预充电信号enbp，所述第二预充电晶体管mp1的栅极连接主时钟信号enb，其中，所述预充电信号enbp早于所述主时钟信号enb使能。在一实施例中，所述第一预充电晶体管mp0和所述第二预充电晶体管mp1是pmos晶体管。
41.所述第一输入晶体管mip的栅极连接第一输入信号(图中未示出)，所述第二晶体管min的栅极连接第二输入信号(图中未示出)，所述第一输入晶体管mip的源极、所述第二输入晶体管min的源极、所述第一预充电晶体管mp0的漏极和所述第二预充电晶体管mp1的漏极相连。在一实施例中，所述第一输入晶体管mip和所述第二输入晶体管min是pmos晶体管。
42.所述驱动单元10分别连接所述第一输入晶体管mip的漏极和所述第二输入晶体管min的漏极并用于放大所述第一输入信号和所述第二输入信号的差值。所述输出级20与所述驱动单元10分别连接于第一节点s1和第二节点s2并用于将所述放大的信号输出.
43.所述第一短接单元50连接所述驱动单元10并根据所述预充电信号enbp将所述驱动单元10短接，所述第二短接单元60连接所述输出级20并用根据所述主时钟信号enb将所述输出级20短接。
44.所述第一反相器30的输入端连接所述第二节点s2，所述第二反相器40的输出端连接所述第一节点s1。所述第一复位单元70包括：第一复位晶体管，所述第一复位晶体管mp4的漏极连接所述第一反相器30的输出端，栅极连接反相的主时钟信号en。所述第二复位单元80包括：第二复位晶体管mp5，所述第二复位晶体管80的漏极连接所述第二反相器40的输出端，栅极连接所述反相的主时钟信号en。在一实施例中，所述第一复位晶体管70和所述第二复位晶体管80是pmos晶体管。
45.本实施例中复位单元采用pmos晶体管，但是本领域技术人员应当理解，在本发明的其他实施例中，复位单元还可以采用其他的结构，只要可以上拉所述反相器的输出端，此亦在本发明保护的思想范围之内。
46.在一实施例中，所述驱动单元10包括：第一驱动pmos晶体管mp2和第二驱动pmos晶体管mp3，所述第一驱动pmos晶体管mp2的源极连接所述第一输入晶体管mip的漏极，所述第二驱动pmos晶体管mp3的源极连接所述第二输入晶体管min漏极。
47.在一实施例中，所述第一短接单元50包括：第一短接nmos晶体管mn2，所述第一短接nmos晶体管mn2的源极连接所述第一驱动pmos晶体管mp2的源极，漏极连接所述第二驱动
pmos晶体管mp3的源极，栅极连接所述预充电信号enbp。
48.本实施例中短接元采用nmos晶体管，但是本领域技术人员应当理解，在本发明的其他实施例中，短接单元还可以采用其他的结构，只要可以将驱动晶体管的源极短路即可，此亦在本发明保护的思想范围之内。
49.在一实施例中，所述比较器电路还包括：第一放电nmos晶体管mn4和第二放电nmos晶体管mn5，所述第一放电nmos晶体管mn4的栅极连接所述预充电信号enbp，源极接地，漏极与所述第一短接nmos晶体管mn2的源极、所述第一驱动pmos晶体管mp2的源极相连；所述第二放电nmos晶体管mn5的栅极连接所述预充电信号enbp，源极接地，漏极与所述第一短接nmos晶体管mn2的漏极、所述第一驱动pmos晶体管mp2的漏极相连。
50.在一实施例中，所述输出级20包括：第一输出级nmos晶体管mn0和第二输出级nmos晶体管mn1，所述第一输出级nmos晶体管mn0的漏极、所述第一驱动pmos晶体管mp2的漏极、所述第二驱动pmos晶体管mp3的栅极和所述第二输出级nmos晶体管mn1的栅极相连于第一节点s1，所述第二输出级nmos晶体管mn1的漏极、所述第二驱动pmos晶体管mp3的漏极、所述第一驱动pmos晶体管mp2的栅极和所述第一输出级nmos晶体管mn0的栅极相连于所述第二节点s2。
51.在一实施例中，所述第二短接单元60包括：第二短接nmos晶体管mn3，所述第二短接nmos晶体管mn3的源极连接所述第一输出级nmos晶体管mn0的源极，漏极连接所述第二输出级nmos晶体管mn1的漏极，栅极连接所述主时钟信号enb。
52.在一实施例中，所述比较器电路还包括：第三放电nmos晶体管mn6和第四放电nmos晶体管mn7，所述第三放电nmos晶体管mn6的栅极连接所述主时钟信号enb，源极接地，漏极与所述第二短接nmos晶体管mn3的源极、所述第一输出级nmos晶体管mn0的漏极相连；所述第四放电nmos晶体管mn7的栅极连接所述主时钟信号enb，源极接地，漏极与所述第二短接nmos晶体管mn3的漏极、所述第二输出级nmos晶体管mn1的漏极相连。
53.在一实施例中，第一反相器30包括pmos晶体管mp6和nmos晶体管mn8。在一实施例中，所述比较器电路还包括第三反相器，所述第三反相器的输入端连接第一反相器30的输出端，输出端构成所述比较器的正向输出端，第三反相器包括pmos晶体管mp8和nmos晶体管mn10。
54.在一实施例中，第二反相器40包括pmos晶体管mp6和nmos晶体管mn8。在一实施例中，所述比较器电路还包括第四反相器，所述第四反相器的输入端连接第二反相器40输出端，输出端构成所述比较器的负向输出端，第四反相器包括pmos晶体管mp8和nmos晶体管mn10。
55.如图1所示的是比较器的架构中，mp0和mp1分别被预充电信号和主时钟信号来控制。mn2和mn3是短路mos晶体管，用来减少滞回和记忆效应。mp4和mp5用来实现前馈提前复位，以减小输出耦合到内部的记忆效应。
56.图2中示出了预充电信号enbp和主时钟信号enb的时序图，反相的主时钟信号en与主时钟信号enb是一对反相的时钟信号，图中未示出。本发明中，预充电信号enbp早于主时钟信号enb达到低电平，使得预充电晶体管mp0早于mp1导通，使得比较器以很小的电流进行预充电。本发明的技术方案在预充电阶段，电流很小，比较器的会缓慢放大输入小信号从而减小噪声，并且，没有造成额外的速度延迟。
57.等经过一定量的时间延迟后，时钟信号enb达到低电平，使得晶体管mp1导通，从而加大电流，使得比较器会在预充电的基础上快速完成预放大阶段进入再生阶段。由于有大电流，驱动晶体管mp2、mp3可以以较快的速度完成再生阶段。由于预充电时间已经有了一定的信号放大，之后阶段的噪声等效到输入就减小了。所以本发明的比较器电路可以同时满足高速，低功耗，低噪声。
58.等经过一定量的时间后，预充电信号enbp达到高电平，此时比较器完成比较、放大、再生，需要将驱动晶体管复位清零。此时，短接晶体管mn2导通，放电晶体管mn4、mn5导通，短接晶体管mn2使得驱动晶体管mp2、mp3的源极短接，从而使得驱动晶体管快速清零。
59.等经过一定量的时间后，主时钟信号enb达到高电平，此时，输出级已经放大后的结果，需要将输出级复位清零，此时，短接晶体管mn3导通，放电晶体管mn6、mn7导通，短接晶体管mn3使得输出级晶体管mn0、mn1的漏极短接，从而使得输出级晶体管快速清零。此外，反相的主时钟信号en达到低电平，使得复位晶体管mp4、mp5导通，从而将第一反相器30和第二反相器40的输出端拉到高电平，本发明的技术方案可以前馈提前复位输出级，这些措施在不增加复位时间和不太多增加内部电容的时候使滞回降到了指标以内。
60.需要说明的是，本发明的比较器电路可以采用半导体cmos工艺制成，电路中的pmos晶体管或nmos晶体管的电流的大小与晶体管的尺寸、电路电压等因素有关。例如，在预充电阶段，需要很小的电路电流，此时，预充电晶体管mp0、mp1应当采用较小的晶体管尺寸，而在信号放大和再生阶段，需要较大的电路电流，此时，输入晶体管mip、min，驱动晶体管mp2、mp3应当采用较大的晶体管尺寸。
61.需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
62.在本说明书提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
63.在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。