一种应用于SAR-ADC的模拟域校准方法

一种应用于sar
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adc的模拟域校准方法
技术领域
1.本发明涉及集成电路设计领域，特别涉及一种逐次逼近型模数转换器sar
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adc的电容阵列的模拟域校准方法。


背景技术：

2.随着集成电路工艺节点的继续推进，逐次逼近型模数转换器(简称saradc)的优势逐渐显现出来，功耗低、面积小便是其优势之一。当今社会对移动电子设备的需求有增无减，缩小芯片面积依旧是移动电子设备研究的热点方向；
3.saradc中电容阵列(cdac)的逻辑开关阵列是数字控制电路中的一部分，其由基本逻辑开关单元多次重复调用构成，调用的次数取决于adc的位数。split
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cap
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array可以为每位电容减少一路逻辑电平，能有效降低逻辑复杂度，并减小数字逻辑面积；
4.电容在实际制造过程中会产生偏差，这会严重影响adc的线性特性，降低adc的精度。在高精度应用中，校准技术不可或缺。目前业界主流校准方式为前台校准，需要adc停止工作后进行误差补偿，这样做的缺点在于校准无法跟随环境变化，而后台校准技术能克服这一缺点。


技术实现要素：

5.本发明目的在于针对现有技术的不足，提出一种应用于sar
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adc的模拟域校准方法，在传统底极板采样电容阵列上做了改进，将每一位电容等分为二。相比于传统模式电容阵列中电容底极板有4个开关，本发明只有3个，减少了开关个数；此外，构造了等权重电容，为本发明校准方法提供了条件。
6.本发明的目的是通过以下技术方案来实现的：一种应用于sar
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adc的模拟域校准方法，所述方法具体如下：
7.(1)运用基于拆分型电容阵列split
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cap
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array的开关时序对模拟输入信号进行采样并转换成数字码，所述拆分型电容阵列包含n位主电容，每位主电容均拆分成两个相同的子电容，并且每个主电容附属一个补偿电容阵列。对模拟输入信号进行采样并转换成数字码具体过程如下：
8.(1.1)对模拟输入信号进行采样，将模拟输入信号储存在主电容阵列的信息从底极板转移到顶极板；
9.(1.2)将正端输入信号vip和负端输入信号vin进行比较，若比较结果为1，则正端输入信号vip侧最高位电容接vrefp，负端输入信号vin侧最高位电容接vrefn；若比较结果为0，则正端输入信号vip侧最高位电容接vrefn，负端输入信号vin侧最高位电容接vrefp；
10.(1.3)比较后，输出的数字码不是最低位，则重复步骤(1.2)；若是最低位，直接输出数字码，最终得到输出的数字码序列。
11.(2)将步骤(1)中得到的数字码序列，若数字码序列中第i位之后的逻辑电平全一致，则将此数字码序列记为标志码，且标志码中的第i位为校准位；i＝2,3,4,
…
,n，n为sar
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adc的位数；从低位到高位的顺序针对校准位进行模拟域校准；第i位校准位的校准过程如下：
12.(2.1)配置异步时钟，额外产生两个周期用于校准，即总周期数目为sar
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adc位数n+2；
13.(2.2)异步时钟产生的额外两个周期进行两次步骤(1.2)的比较过程，得到额外的两位数字码，这两次额外的比较结果决定补偿电容阵列如何切换；具体为：若得到的两位数字码不同，则不切换补偿电容阵列，若得到的两位数字码均为低电平，则切换vin侧补偿电容，若得到的两位数字码均为高电平，则切换vip侧补偿电容；
14.(2.3)第i位电容的补偿电容阵列中具有若干个补偿电容，每次执行校准时，按照第i位电容的补偿电容阵列中从高位到低位的顺序切换一个补偿电容，直至所有补偿电容全部切换，则第i位校准位校准完毕。
15.进一步地，sar
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adc的采样电容底极板只与两种逻辑电平相连，无需连接vcm逻辑电平，顶极板只与一种逻辑电平vcm相连；所述两种逻辑电平为vrefp和vrefn。
16.进一步地，在执行校准前会判断第i位之前的校准位的电容是否已经全部校准完毕。若未校准完毕，则跳过第i位校准位的校准；若均校准完毕，则执行第i位校准位校准。
17.进一步地，第i位校准位的电容校准完毕的判断依据为：第i位校准位的电容附属的补偿电容阵列中的补偿电容均参与了校准。
18.进一步地，所述补偿电容阵列中补偿电容的个数，依据主电容容值大小决定，容值越大，补偿电容的个数越多。
19.进一步地，所述补偿电容阵列的单位电容要小于主电容阵列中的单位电容。
20.本发明的有益技术效果是：
21.第一、和传统底极板采样电容阵列相比，本发明所应用的电容阵列上不需要连接第三电平(vcm)，这样可以：
①
节省电容底极板与第三电平连接的开关mos管，在多次重复调用的前提下，能有效降低版图布局布线复杂度；
②
逻辑电平往往需要由缓冲器电路提供，而缓冲器电路会占用大量功耗。省掉vcm意味着可以省掉一个缓冲器电路，从而大幅降低功耗；
22.第二、通过将大电容分解成更小的电容，在版图布局上更容易实现共质心结构，使得匹配特性更好，同时能降低版图中的走线复杂度；
23.第三、和传统前台数字校准相比，该种校准不需要停止adc工作，而且能够跟随环境变化实时更新校准结果，确保校准的有效性；
24.第四、具有多层判断逻辑，有效避免了无效校准，从而节省功耗；
25.第五、由于是在模拟域进行失配补偿，从而避免了大量数字电路的开销，大幅降低了版图面积。
附图说明
26.下面将结合附图，对本发明的原理进行详细的阐述。
27.图1为本发明的saradc架构图；
28.图2为传统底极板采样逻辑开关阵列示意图；
29.图3为拆分型底极板采样电容阵列逻辑开关阵列示意图；
30.图4为拆分型底极板采样电容阵列工作流程图；
31.图5为采样阶段至电荷重分配阶段开关切换示意图；
32.图6为第一次比较后切换开关示意图；
33.图7、图8为第二次比较后切换开关示意图；
34.图9、图10、图11、图12为第三次比较后切换开关示意图；
35.图13为校准顺序流程图；
36.图14为主电容阵列校准示意图；
37.图15为异步时钟根据检测到标志码触发校准时序；
38.图16为触发校准后补偿电容阵列切换机制；
39.图17为高位校准触发机制；
40.图18、图19、图20为触发主电容阵列msb校准后产生两次额外补偿电容切换。
具体实施方式
41.下面结合具体实例来对本发明做进一步的说明，但本发明的实施方式不限于此。
42.一个基本的sar
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adc所包含的主要模块如图1所示，包含差分信号输入端vip、vin，信号采样开关，电容阵列，比较器，sar数字逻辑，数字逻辑开关阵列，电容阵列中每个主电容附属一个补偿电容阵列。传统电容阵列与其逻辑开关阵列如图2所示:顶极板由一种逻辑电平(vcm)控制，而底极板与三种逻辑电平(vrefp,vrefn,vcm)控制；如图3所示，在本发明中，将每位电容分解为等大小的两个子电容，底极板只由两种逻辑电平(vrefp，vrefn)控制，如此一来省掉了底极板与vcm相连所需要的开关，其思路就是令两个子电容分别于vrefp和vrefn相连，等效于两个子电容都与vcm相连。其中，vcm＝(vrefp+vrefn)/2。图4说明了拆分型电容阵列的工作流程。
43.以4位sar
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adc底极板采样技术为例：
44.【采样步骤】
45.采样时，所有电容底极板接输入信号(两侧分别采样vip和vin)，顶极板接第三电平vcm。
46.【转换周期步骤】
47.以4位为例说明电容阵列切换时序：
48.步骤一、进行电荷再分配。如图5所示，具体操作将电容阵列中每一位所包含的两个子电容的底极板分别接vrefp和vrefn，顶极板的vcm开关断开。此时进行第一次比较，得到第一位数字码d3。比较过程中，若输出的数字码不是最低位，则重复比较过程；若是最低位，直接输出数字码。
49.步骤二、根据第一位数字码d3的比较结果来切换最高位电容的逻辑开关。如图6所示，假设d3为1，则vip侧最高位电容的两个子电容全接vrefp，vin侧最高位电容的两个子电容全接vrefn；假设d3为0，则vip侧最高位电容的两个子电容全接vrefn，vin侧最高位电容的两个子电容全接vrefp。此时进行第二次比较，得到第二位数字码d2。
50.步骤三、根据第二位数字码d2的比较结果来切换次高位电容的逻辑开关。如图7至图8所示，假设d2为1，则vip侧次高位电容的两个子电容全接vrefp，vin侧次高位电容的两个子电容全接vrefn；假设d2为0，则vip侧次高位电容的两个子电容全接vrefn，vin侧次高
位电容的两个子电容全接vrefp。此时进行第三次比较，得到第三位数字码d1。
51.步骤四、根据第三位数字码d1的比较结果来切换最高位电容的逻辑开关。如图9至图12所示，假设d1为1，则vip侧次低位电容的两个子电容全接vrefp，vin侧次低位电容的两个子电容全接vrefn；假设d1为0，则vip侧次低位电容的两个子电容全接vrefn，vin侧次低位电容的两个子电容全接vrefp。此时进行第四次比较，得到第四位数字码d0。
52.步骤五、得到四位数字码d
3 d
2 d
1 d0，保存在寄存器中等待输出。
53.步骤六、输出这一时刻采样的模拟值转化的数字码后，等待下一采样时刻的到来。
54.【校准步骤】
55.如图13所示，说明了触发校准时的判断机制，通过标志码检测模块和校准顺序监测模块实现。
56.以6位为例说明校准时序：
57.步骤一：当转换相位到来时，异步时钟产生6个比较周期，经过6次比较adc输出6位数字码；
58.步骤二：每次adc完成数字码输出时，同时将6位数字码输入标志码检测模块，检测这6位数字码是否为标志码，若数字码序列中第i位之后的逻辑电平全一致，则将此数字码序列记为标志码，且标志码中的第i位为校准位；i＝2,3,4,
…
,n，n为sar
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adc的位数；具体形式如下；
59.标志码校准对象011111msb001111msb
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1010111msb
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2011011msb
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3011101msb
‑460.步骤三：如图14所示，若6位数字码是标志码，标志码检测模块监测标志flag置1，激活校准顺序监测模块，检查比该标志码对应的电容权重更低的电容是否已经完成校准。若低位已经完成校准，将校准顺序监测模块输出check置1，激活此位电容的校准机制；若低位未完成校准，将校准顺序监测模块输出check置0，跳过此次校准；
61.步骤四：如图15所示，激活校准后，可配置异步时钟产生额外两个周期，使比较器会额外比较两次，生成两位数字码，称为“校准码”。以msb校准为例，当标志码为011111时触发校准，此时主电容阵列中底极板连接如图18所示。在额外两个比较周期中，主电容阵列中底极板连接如图19、20所示；其中，第一个额外比较周期来临，将msb
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1位对应的两个子电容逻辑电平翻转，而将msb位对应的两个子电容中的其中一个所连接的逻辑电平进行翻转，进行第一次比较，产生第一位“校准码”；第二个额外比较周期来临，将msb位中另一个子电容所连接的逻辑电平翻转，进行第二次比较，产生第二位“校准码”。
62.步骤五：如图16、17所示，根据“校准码”的结果来决定补偿电容阵列的切换方式，第i位电容的补偿电容阵列中具有若干个补偿电容，补偿电容阵列中补偿电容的个数，依据主电容容值大小决定，容值越大，补偿电容的个数越多。所述补偿电容阵列的单位电容要小于主电容阵列中的单位电容。每次执行校准时，按照第i位电容的补偿电容阵列中从高位到低位的顺序切换一个补偿电容，每次只会切换补偿电容阵列中的一位，意味着要校准完主
电容阵列中的一位，需要多次出现相同的标志码，最终使得该位电容的所有补偿电容参与校准，，则第i位电容校准完毕，补偿电容切换逻辑为：若得到的两位数字码不同，则不切换补偿电容阵列，若得到的两位数字码均为低电平，则切换vin侧补偿电容，若得到的两位数字码均为高电平，则切换vip侧补偿电容；具体如下；
63.第一位校准码第二位校准码补偿电容切换方法00vin侧补偿电容01不变10不变11vip侧补偿电容
64.步骤六：重复步骤一至步骤六直至主电容阵列电容校准完毕。
65.需要注意的是，校准标志码可以根据自己的需求选择。举例说明：
66.(1)需要adc快速地完成校准，可以使用多个数字码对应一位电容的校准，且这些数字码对应的电压范围在共模电压vcm附近，保证这些数字码出现的可能性较高，这样此位电容被校准的可能性就会提高，校准时间就会缩短。
67.(2)需要adc校准占用的功耗尽可能低，那么可以使用特殊一类数字码，如：011111。这种数字码与其对应需要切换成的校准码相比只需要切换极个别的开关，这样就能省下不必要的功耗。
68.综上所述，本文中应用了具体个例对本发明所涵盖的拆分型电容阵列结构与切换方法、以及校准流程进行阐述，以上实施的个例只是用于帮助理解本发明的内容以及核心思想。依据本发明的思想，在具体实施方式及应用范围上有改动之处，这应属于本发明的权利保护范围。