一种优化T拓扑DDR模块信号质量的PCB结构的制作方法

本实用新型涉及电路板领域，具体的说，是涉及一种优化t拓扑ddr模块信号质量的pcb结构。

背景技术：

印制电路板又称pcb板，是电子产品的物理支撑以及信号传输的重要组成部分，pcb板中的走线用于连接不同芯片的引脚，在应用比较广泛的ddr（doubledatarate）颗粒中，由于pcb板的空间限制，在pcb板上有多个颗粒负载时，我们常会将ddr颗粒表底对贴来节省宝贵的空间。常见的有两种不同的拓扑连接结构，即菊花链拓扑结构和等臂分支组合菊花链拓扑结构，其中等臂分支也称为t拓扑分支。

比如常见的在pcb板上设计一拖九（即一个主芯片带九个ddr颗粒）拓扑结构中，如图2所示，常使用t拓扑组合菊花链拓扑结构进行走线，而且为了提高信号质量，还会使用一个电阻进行端接，电路连接示意图如图1所示，包括主干走线l1，颗粒分支走线l2和l3，t拓扑分支走线l4和l5以及端接走线l6，一般t拓扑分支走线的阻抗值等于颗粒分支走线的阻抗值，均为50ω，t拓扑分支走线的线宽为4mil。

在上述的传统t拓扑链路设计中，由于受到控制器的驱动不同，以及设计和加工等因素的影响，有时链路中信号质量裕量不足，那么如何在不增加其他器件前提下，优化该t拓扑链路的信号质量，成为业界急需解决的问题。

以上问题，值得解决。

技术实现要素：

为了克服现有的技术的不足，本实用新型提供一种优化t拓扑ddr模块信号质量的pcb结构。

本实用新型技术方案如下所述：

一种优化t拓扑ddr模块信号质量的pcb结构，包括若干个t拓扑分支走线，相邻两个所述t拓扑分支走线通过颗粒分支走线连接，其特征在于，所述t拓扑分支走线包括表层分支走线和底层分支走线，所述表层分支走线与所述底层分支走线通过t拓扑过孔对接，所述t拓扑过孔均位于ddr颗粒的优化区域内,且所述t拓扑分支走线的阻抗大于所述颗粒分支走线的阻抗。

根据上述方案的本实用新型，其特征在于，所述颗粒分支走线的阻抗为50ω，所述t拓扑分支走线的阻抗为55ω。

根据上述方案的本实用新型，其特征在于，所述t拓扑分支走线的线宽为3.5mil。

根据上述方案的本实用新型，其特征在于，第一个所述t拓扑分支走线通过主干走线连接主芯片。

进一步的，所述主干走线的阻抗为40ω。

进一步的，末端所述颗粒分支走线连接端接电阻和端接电压，所述端接电阻为39ω，所述端接电压为ddr颗粒供电电压的二分之一。

优选的，所述端接电压为0.6v。

根据上述方案的本实用新型，其特征在于，所述t拓扑过孔的孔径为8mil，所述t拓扑过孔的焊盘直径为16mil。

根据上述方案的本实用新型，其有益效果在于：

本实用新型通过优化t拓扑过孔和提高t拓扑分支走线的阻抗，解决了信号裕量不足的问题，实现了在不增加其他器件前提下，优化了信号质量；进一步的，t拓扑分支走线线宽变细，提高了pcb板的空间利用率。

附图说明

图1为t拓扑组合菊花链拓扑结构的连接示意图。

图2为双面贴pcb板结构纵向剖视图。

图3为现有方案表层电路布线示意图。

图4为本实用新型表层电路布线示意图。

图5为现有方案底层电路布线示意图。

图6为本实用新型底层电路布线示意图。

图7为本实用新型的优化效果对比图。

在图中，1、t拓扑分支走线；11、表层分支走线；12、底层分支走线；2、颗粒分支走线；3、主干走线；4、端接走线；41、端接电阻；5、主芯片；6、ddr颗粒；7、t拓扑过孔；81、表层引脚过孔；82、底层引脚过孔；9、优化区域。

具体实施方式

为了更好地理解本实用新型的目的、技术方案以及技术效果，以下结合附图和实施例对本实用新型进行进一步的讲解说明。同时声明，以下所描述的实施例仅用于解释本实用新型，并不用于限定本实用新型。

如图1所示，一种优化t拓扑ddr模块信号质量的pcb结构，包括若干个t拓扑分支走线1，相邻两个t拓扑分支走线1通过颗粒分支走线2连接，t拓扑分支走线1的阻抗大于颗粒分支走线2的阻抗。在本实施例中，颗粒分支走线2的阻抗为50ω，t拓扑分支走线1的阻抗为55ω。传统的t拓扑组合菊花链拓扑中，颗粒分支走线的阻抗与t拓扑分支走线1的阻抗相等，且均为50ω，因此相比于传统的t拓扑组合菊花链拓扑，t拓扑分支走线的阻抗值提高了。需要说明的是，具体阻抗值不作为对本实用新型的限定，本实用新型仅是采用常用的阻抗值进行分析。

在t拓扑组合菊花链拓扑结构中，第一个t拓扑分支走线1通过主干走线3连接主芯片5，ddr颗粒6之间通过颗粒分支走线2连接，在末端的颗粒分支走线连接端接电阻41和端接电压vtt，端接电阻41阻值为39ω，端接电压vtt为ddr颗粒6供电电压的二分之一，优选的，端接电压vtt为0.6v。

t拓扑分支走线1包括表层分支走线11和底层分支走线12，表层分支走线11与底层分支走线12通过t拓扑过孔7对接，t拓扑过孔7的孔径为8mil，t拓扑过孔的焊盘直径为16mil。本实用新型中，以单片ddr4-8位/78pin颗粒为例，将表层板布线与底层板布线分开说明，事实上，表层板与底层板重叠，且共用t拓扑过孔7。

如图3、图5所示，分别展示了传统的拓扑电路中表层和底层的电路布线示意图，可见，t拓扑过孔7总共33个（图中虚线框内的过孔），通过t拓扑分支走线1连接ddr颗粒引脚过孔中的地址、控制和时钟信号过孔，对应33个。其中，表层板的ddr颗粒引脚过孔中的地址、控制和时钟信号过孔定义为表层引脚过孔81，底层板的ddr颗粒引脚过孔中的地址、控制和时钟信号过孔定义为底层引脚过孔82，表层引脚过孔81与底层引脚过孔82通过t拓扑分支走线均连接至对应的t拓扑过孔7（表、底的t拓扑过孔是共用的）实现表底对贴，从而实现表层板ddr颗粒的地址、控制和时钟信号和底层板ddr颗粒的地址、控制和时钟信号对接。t拓扑过孔7整齐排列，但有的靠近ddr颗粒，有的远离ddr颗粒。

如图4、图6所示，分别展示了本实用新型表层和底层的电路布线示意图，可见，本实用新型通过优化t拓扑过孔的位置，将t拓扑过孔7排列在ddr颗粒的优化区域9（图中虚线框）内，尽可能将t拓扑过孔挨近ddr颗粒，从而缩短了t拓扑分支走线1的长度。

优选的，将t拓扑分支走线1，即表层分支走线11和底层分支走线12的线宽设计为3.5mil，相比于传统的t拓扑分支走线线宽（4mil）变细了，进一步增加了t拓扑分支走线的阻抗，本实施例中将线宽减少到3.5mil目的是将阻抗控制在55ω；并且更细的走线利于布线，提高了pcb板的空间利用率。

本实用新型优化t拓扑过孔的位置，同时将t拓扑分支走线的阻抗提高至55ω，做容性负载补偿，提高等效阻抗，最终目的是在满足常规工艺加工要求下，将t拓扑分支走线尽可能缩短，对于多ddr颗粒负载的t拓扑组合菊花链拓扑结构，可明显改善信号质量。

如图7所示，利用仿真软件计算对比本实用新型与传统pcb结构的信号模拟图，实线代表本方案的模拟效果图，虚线代表传统方案的模拟效果图，对比可知，本发明方案有效地减弱了杂散信号的波动振幅（见图中方框处）,因此，本实用新型通过优化t拓扑过孔和提高t拓扑分支走线的阻抗，实现了在不增加其他器件前提下，优化了信号质量。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。