基于峰值检测的时钟电路和芯片的制作方法

本实用新型涉及时钟电路，具体涉及一种基于峰值检测的时钟电路和芯片。

背景技术：

一般来说，芯片的时钟系统通常设置有外部精准的时钟参考源和pll(phaselockedloop，锁相环)，参照图1所示，pll以该时钟参考源的时钟作为参考时钟，pll以参考时钟clk_ref为基准输入，经过cp(chargepump，电荷泵)和lpf(low-passfilter，低通滤波器)将相位误差转换成电压，由vco(voltage-controlledoscillator，压控振荡器)输出芯片所需频率的时钟信号clk_sys。

时钟参考源通常包括xosc(片外晶体振荡器)，rcosc(片上rc张弛振荡器)和ringosc(片上ring结构振荡器)，各类时钟参考源中，xosc性能最好，但需片外独立期间，成本高昂；ringosc面积功耗最小，但时钟质量和稳定性最差；图1所示rcosc性能和面积相较居中，应用最广。

对于在芯片中是不可或缺的pll，其性能一方面受本身的影响，另一方面受到时钟参考源的制约。

技术实现要素：

有鉴于此，本实用新型提供了一种基于峰值检测的时钟电路和芯片，在保证时钟质量的前提下，减小时钟系统的复杂性，从而降低时钟系统的面积，进而降低芯片的成本。

上述时钟电路和芯片由以下技术方案实现：

一种基于峰值检测的时钟电路，包括：

rc充放电模块，用于周期性的充放电以产生周期性的三角波；

电荷分享模块，与所述rc充放电模块电连接，用于与所述rc充放电模块进行电荷分享，获取所述三角波的峰值电压；

误差放大模块，与所述电荷分享模块电连接，用于所述峰值电压与基准电压进行误差放大，输出放大后的误差信号；

vco模块，与所述误差放大模块电连接，用于根据所述误差信号控制输出振荡频率；

逻辑模块，分别与所述rc充放电模块、所述电荷分享模块和所述vco模块电连接，用于根据所述振荡频率生成所述rc充放电模块和所述电荷分享模块的控制信号。

可选的，所述rc充放电模块包括电流源、第一电容、第一开关、第二电容和第二开关，所述电流源通过所述第一开关和所述第二开关分别与所述第一电容一端和所述第二电容一端电连接，所述第一电容另一端和所述第二电容另一端接地。

可选的，所述电荷分享模块包括分享电容、第三开关、第四开关、第五开关和第六开关，其中，

所述第三开关一端与所述第一开关和所述第一电容的连接端连接，所述第四开关一端与所述第二开关和所述第二电容的连接端连接，所述第三开关另一端和所述第四开关另一端均与所述分享电容一端电连接，并以所述第三开关另一端和所述第四开关另一端均与所述分享电容一端电连接的连接点作为所述电荷分享模块的输出端；

所述分享电容另一端接地；

所述第五开关和所述第六开关控制所述第一电容和所述第二电容的放电。

可选的，所述误差放大模块包括误差放大器，所述误差放大器的同向输入端与所述基准电压电连接，反相输入端与所述电荷分享模块的输出端电连接。

可选的，所述时钟电路还包括sdm小数分频模块，所述sdm小数分频模块设置于所述vco模块与所述逻辑模块之间，用于对所述输出振荡频率进行分频，输出分频信号。

可选的，所述时钟电路还包括二分频模块，所述二分频模块的输入端与所述sdm小数分频模块的输出端电连接，输出端与所述逻辑模块电连接，用于对所述分频信号进行二分频，输出二分频信号。

可选的，所述时钟电路还包括补偿模块，所述补偿模块设置于所述误差放大模块和所述vco模块之间，用于对环路稳定性进行补偿及压制相位噪声。

本实用新型还提供了一种芯片，包括上述基于峰值检测的时钟电路。

本实用新型提供的基于峰值检测的时钟电路和芯片，整体电路不再需要外部的参考时钟时钟源，而是通过环路和rc充放电模块中的rc及sdm小数分频模块将系统设定在所需的频率，相较传统的时钟系统，省去了参考时钟产生模块，减小时钟系统的复杂性，进而降低时钟系统的面积，并降低芯片的成本。同时，由电荷分享模块和误差放大模块锁定rc充放电模块的峰值电压，通过环路控制，保证电路所需时钟的质量。

附图说明

附图1为现有技术的时钟系统电路图。

附图2a为本实用新型提供的时钟电路框图。

附图2b为本实用新型进一步提供的时钟电路框图。

附图2c为本实用新型更进一步提供的时钟电路框图。

附图3为本实用新型提供的时钟电路的具体电路图。

附图4为附图3所示时钟电路的多个控制信号示意图。

具体实施方式

下面将结合本实用新型中附图，对本实用新型中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本实用新型一部分，而不是全部。因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施方式。基于本实用新型，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施手段，都属于本实用新型保护的范围。

本实用新型提供了一种基于峰值检测的时钟电路，其不再需要外部的参考时钟源，参照图2a所示，所述时钟电路包括：

rc充放电模块，用于周期性的充放电以产生周期性的三角波；

电荷分享模块，与所述rc充放电模块电连接，用于与所述rc充放电模块进行电荷分享，获取所述三角波的峰值电压；

误差放大模块，与所述电荷分享模块电连接，用于所述峰值电压与基准电压进行误差放大，输出放大后的误差信号；

vco模块，与所述误差放大模块电连接，用于根据所述误差信号控制输出振荡频率；

逻辑模块，分别与所述rc充放电模块、所述电荷分享模块和所述vco模块电连接，用于根据所述振荡频率生成所述rc充放电模块和所述电荷分享模块的控制信号。

上述电荷分享模块通过与rc充放电模块进行电荷分享，再经过与基准电压进行误差放大，控制vco的振荡频率，进而通过逻辑模块控制rc充放电模块的充放电。在rc充放电模块充电时间较长，峰值电压较高、电荷分享模块的电压较基准电压高时，通过误差放大器控制vco模块的振荡频率，减少下个周期rc充电时间；在rc充放电模块电荷过少、电荷分享模块的电压较基准电压低时，振荡频率输出至逻辑模块以维持rc充放电模块的充电。由此将rc充放电模块的峰值电压始终钳位在基准电压的电压值下，保证vco的时钟质量。

并且上述时钟电路由于通过内部电路实现稳定的期望时钟频率，节省了外部参考时钟源，有效的降低了时钟系统的面积，进而降低了芯片的成本。

在一些实施例中，上述时钟电路进一步，参照图2b所示，所述时钟电路还包括sdm小数分频模块，所述sdm小数分频模块设置于所述vco模块与所述逻辑模块之间，用于对所述输出振荡频率进行分频，输出分频信号。

在一些实施例中，上述时钟电路进一步，参照图2c所示，所述时钟电路还包括二分频模块，所述二分频模块的输入端与所述sdm小数分频模块的输出端电连接，输出端与所述逻辑模块电连接，用于对所述分频信号进行二分频，输出二分频信号。

在一些实施例中，上述时钟电路进一步，参照图2c所示，所述时钟电路还包括补偿模块，所述补偿模块设置于所述误差放大模块和所述vco模块之间，用于对环路稳定性进行补偿及压制相位噪声。

参照图3，其示出了上述时钟电路的具体电路图，图中所示rc充放电模块包括电流源、第一电容c1、第一开关、第二电容c2和第二开关，所述电流源通过所述第一开关和所述第二开关分别与所述第一电容c1一端和所述第二电容c2一端电连接，所述第一电容c1另一端和所述第二电容c2另一端接地。rc充放电模块在vco模块控制下，通过第一电容c1和第二电容c2交替式的充放电进行周期性工作。

继续参照图3，所述电荷分享模块包括分享电容c3、第三开关、第四开关、第五开关和第六开关，其中，

所述第三开关一端与所述第一开关和所述第一电容c1的连接端连接，所述第四开关一端与所述第二开关和所述第二电容c2的连接端连接，所述第三开关另一端和所述第四开关另一端均与所述分享电容c3一端电连接，并以所述第三开关另一端和所述第四开关另一端均与所述分享电容c3一端电连接的连接点作为所述电荷分享模块的输出端；

所述分享电容c3另一端接地；

所述第五开关和所述第六开关控制所述第一电容c1和所述第二电容c2的放电。

继续参照图3，所述误差放大模块包括误差放大器，所述误差放大器的同向输入端与所述基准电压vref电连接，反相输入端与所述电荷分享模块的输出端电连接。

图4示出了上述时钟电路的多个控制信号ck1、ck2、ck3、ck4、ck5和ck6，以下结合图3、图4所示对上述时钟电路的工作原理进行说明：

vco模块产生供电路使用的工作时钟，经sdm小数分频模块分频后产生控制信号ck1，控制信号ck1又经过二分频模块分频后产生控制信号ck2，控制信号ck2’为控制信号ck2的反相信号，控制信号ck2、ck2’分别控制第一开关和第二开关，以控制第一电容c1的充电和第二电容c2的充电。

逻辑模块根据控制信号ck1、ck2生成控制信号ck3、ck4、ck5和ck6，其中，

ck3控制第三开关，以控制分享电容c3与第一电容c1进行电荷分享；

ck4控制第四开关，以控制分享电容c3与第二电容c1进行电荷分享；

ck5控制第五开关，以控制第一电容c1的放电；

ck6控制第六开关，以控制第二电容c2的放电。

在一个周期内，vco模块产生、sdm小数分频模块分频、二分频模块二分频的控制信号ck2下，第一开关在高电平ck2’下闭合，第三开关在低电平ck3断开，第五开关在低电平ck5断开，第一电容c1充电；接着第一开关在低电平ck2’下断开，第三开关在高电平ck3闭合，第五开关在低电平ck5断开，第一电容c1和分享电容c3进行电荷分享；完成电荷分享后，第一开关在低电平ck2’下断开，第三开关在低电平ck3断开，第五开关在高电平ck5闭合，第一电容c1放电。第二电容c2与分享电容c3的电荷分享同理。

多个周期的电荷分享使得分享电容c3所形成的电压最终无限逼近于第一电容c1和第二电容c2所形成的峰值电压，再通过图3所示时钟电路的反馈环路控制，使得第一电容c1和第二电容c2所形成的峰值电压稳定在基准电压vref附近，由此控制vco模块输出精度较高的工作时钟。

下面进一步分析第一电容c1和第二电容c2的电荷量：

当第一电容c1的电荷过多时，分享电容同样电荷过多，ck1输出高电平，ck2输出低电平，控制第一开关断开，逻辑模块结合ck1和ck2输出低电平ck3和高电平ck5，ck3和ck5分别控制第三开关断开和第五开关闭合，第一电容c1放电，分享电容c3维持峰值电压；

当第一电容c1的电荷过少时，分享电容同样电荷过少，ck1输出高电平，ck2输出低电平，控制第一开关闭合，逻辑模块结合ck1和ck2输出高电平ck3和低电平ck5，ck3和ck5分别控制第三开关闭合和第五开关断开，第一电容c1充电，分享电容c3与第一电容c1电荷相同。

第二电容c2的电荷过多或过少时同理。

此外，本实用新型还提供了一种芯片，包括上述基于峰值检测的时钟电路。

尽管展示、描述并指出了应用于其优选实施方式的本实用新型的基本新颖特征，但是应该理解，本领域的熟练技术人员可以对所描述的设备和方法的形式和细节进行各种删节、替换和变更，而并不背离本实用新型的实质。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。