技术特征：
1.一种电路，包括：存储器电路，所述存储器电路：从现场可编程门阵列(fpga)的第一连接结构接收第一组输入；以及在所述fpga的重复单元内提供第一组输出；以及算术电路，所述算术电路：在所述fpga的所述重复单元内接收所述第一组输出；从所述fpga的第二连接结构接收第二组输入；以及基于所述第一组输出的第一子集和所述第二组输入的第二子集生成结果。2.根据权利要求1所述的电路，其中，响应于配置信号，所述存储器电路被配置成从所述fpga的所述第二连接结构接收所述第二组输入。3.根据权利要求1所述的电路，其中，所述电路还包括：第二存储器电路，所述第二存储器电路存储从所述第二组输入接收到的数据，并且在所述fpga的所述重复单元内提供第二组输出；并且其中，所述算术电路还在所述fpga的所述重复单元内接收所述第二组输出。4.根据权利要求3所述的电路，其中，响应于第一配置信号，所述算术电路被配置成对所述第一组输出和所述第二组输入执行运算；并且响应于第二配置信号，所述算术电路被配置成对所述第二组输出和所述第二组输入执行运算。5.根据权利要求3所述的电路，其中，响应于第一配置信号，所述算术电路被配置成对所述第二组输出执行乘法运算；并且响应于第二配置信号，所述算术电路被配置成对所述第二组输出执行加法运算。6.根据权利要求1所述的电路，其中，所述算术电路还直接从所述fpga的第二重复单元的级联输出接收第三组输入。7.根据权利要求6所述的电路，其中，所述算术电路还经由第二级联输出将第三组输出提供给所述fpga的第三重复单元。8.根据权利要求1所述的电路，其中，响应于配置信号，所述存储器电路被配置成从所述fpga的所述第二连接结构接收所述第二组输入。9.根据权利要求1所述的电路，其中，所述存储器电路是块随机存取存储器(bram)；并且所述存储器电路将第二组输出提供给所述fpga的所述第二连接结构。10.一种方法，包括：由存储器电路：从现场可编程门阵列(fpga)的第一连接结构接收第一组输入；以及在所述fpga的重复单元内提供第一组输出；以及由算术电路：在所述fpga的所述重复单元内接收所述第一组输出；
从所述fpga的第二连接结构接收第二组输入；以及基于所述第一组输出的第一子集和所述第二组输入的第二子集生成结果。11.根据权利要求10所述的方法，还包括：响应于配置信号，将所述存储器电路配置为从所述fpga的所述第二连接结构接收所述第二组输入。12.根据权利要求10所述的方法，还包括：由第二存储器电路：存储从所述第二组输入接收的数据；以及在所述fpga的所述重复单元内提供第二组输出；以及由所述算术电路：在所述fpga的所述重复单元内接收所述第二组输出。13.根据权利要求12所述的方法，还包括：响应于第一配置信号，将所述算术电路配置为对所述第一组输出和所述第二组输入执行运算；以及响应于第二配置信号，将所述算术配置为对所述第二组输出和所述第二组输入执行运算。14.根据权利要求12所述的方法，还包括：响应于第一配置信号，将所述算术电路配置为对所述第二组输出执行乘法运算；以及响应于第二配置信号，将所述算术电路配置为对所述第二组输出执行加法运算。15.根据权利要求10所述的方法，还包括：由所述算术电路直接从所述fpga的第二重复单元的级联输出接收第三组输入。16.根据权利要求15所述的方法，还包括：由所述算术电路经由第二级联输出将第三组输出提供给所述fpga的第三重复单元。17.根据权利要求10所述的方法，还包括：响应于配置信号，将所述存储器电路配置为从所述fpga的所述第二连接结构接收所述第二组输入。18.根据权利要求10所述的方法，其中，所述存储器电路是块随机存取存储器(bram)；并且所述存储器电路将第二组输出提供给所述fpga的所述第二连接结构。19.一种包含指令的机器可读存储介质，所述指令在被一个或更多个处理器执行时使所述一个或更多个处理器控制现场可编程门阵列(fpga)的配置，所述fpga包括：存储器电路，所述存储器电路：从现场可编程门阵列(fpga)的第一连接结构接收第一组输入；以及在所述fpga的重复单元内提供第一组输出；以及算术电路，所述算术电路：在所述fpga的所述重复单元内接收所述第一组输出；从所述fpga的第二连接结构接收第二组输入；以及基于所述第一组输出的第一子集和所述第二组输入的第二子集生成结果。20.根据权利要求19所述的机器可读存储介质，其中，
所述fpga还包括第二存储器电路，所述第二存储器电路存储从所述第二组输入接收的数据，并且在所述fpga的所述重复单元内提供第二组输出；并且所述算术电路还在所述fpga的所述重复单元内接收所述第二组输出。
技术总结
FPGA的重复单元融合了存储器和算术电路。重复单元的多个实例之间的直接连接也是可用的，从而允许将多个重复单元视为更大的存储器或算术电路。通过使用被称为级联输入和输出的这些连接，算术电路的输入和输出带宽进一步增加。算术单元访问来自以下组合的输入：交换结构、存储器电路、重复单元的第二存储器电路、以及级联输入。在一些示例实施方式中，重复单元上的连接的布线是基于制造后配置。在一个配置中，所有连接都由存储器电路使用，从而在写入或读取存储器时允许更高的带宽。在另一配置中，所有连接都由算术电路使用。所有连接都由算术电路使用。所有连接都由算术电路使用。
技术研发人员：丹尼尔
受保护的技术使用者：阿和罗尼克斯半导体公司
技术研发日：2020.03.20
技术公布日：2022/3/1