d型正反器
技术领域
1.本发明是一种d型正反器，且特别是涉及一种真单相位时钟d型正反器(true single-phase clock d flip-flop)。
背景技术：
2.一般来说，逻辑电路中的d型正反器都是主仆式d型正反器(master-slave type d flip-flop)。主仆式d型正反器具有较佳的抗干扰能力，但是其尺寸(size)较大，操作速度较慢与较高耗能的缺点。
3.在集成电路中，动态电路(dynamic circuit)会使用时钟信号(clock signal)来运行。真单相位时钟d型正反器(true single-phase clock d flip-flop，以下简称tspc d型正反器)即属于一种动态电路。由于动态电路具有较高速、省面积、低耗能的优点，所以动态电路已经被设计在逻辑电路或者特殊应用集成电路(asic)中。
技术实现要素：
4.本发明提出一种d型正反器，包括：一第一连接元件，具有一第一端与一第二端，所述第一连接元件的所述第一端接收一第一供应电压；一第一个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第一个第一型晶体管的所述栅极端接收一输入信号，所述第一个第一型晶体管的所述第一漏极/源极端连接至所述第一连接元件的所述第二端，所述第一个第一型晶体管的所述第二漏极/源极端连接至一第一节点；一第一个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第一个第二型晶体管的所述栅极端接收一时钟信号，所述第一个第二型晶体管的所述第一漏极/源极端连接至所述第一节点；一第二个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第二个第二型晶体管的所述栅极端接收所述输入信号，所述第二个第二型晶体管的所述第一漏极/源极端连接至所述第一个第二型晶体管的所述第二漏极/源极端；一第二连接元件，具有一第一端与一第二端，所述第二连接元件的所述第一端连接至所述第二个第二型晶体管的所述第二漏极/源极端，所述第二连接元件的所述第二端接收一第二供应电压；一第二个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，所述第二个第一型晶体管的所述栅极端接收所述时钟信号，所述第二个第一型晶体管的所述第一漏极/源极端接收所述第一供应电压；一第三个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第三个第一型晶体管的所述栅极端连接至所述第一节点，所述第三个第一型晶体管的所述第一漏极/源极端耦合至所述第二个第一型晶体管的所述第二漏极/源极端，所述第三个第一型晶体管的所述第二漏极/源极端连接至一第二节点；一第三个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第三个第二型晶体管的所述栅极端接收所述时钟信号，所述第三个第二型晶体管的所述第一漏极/源极端耦合至所述第二节点，所述第三个第二型晶体管的所述第二漏极/源极端接收所述第二供应电压；一第四个第一
型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，所述第四个第一型晶体管的所述栅极端连接至所述第二节点，所述第四个第一型晶体管的所述第一漏极/源极端耦合至所述第一供应电压；一第五个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第五个第一型晶体管的所述栅极端接收所述时钟信号，所述第五个第一型晶体管的所述第一漏极/源极端连接至所述第四个第一型晶体管的所述第二漏极/源极端，所述第五个第一型晶体管的所述第二漏极/源极端连接至一第三节点；以及一第四个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第四个第二型晶体管的所述栅极端连接至所述第二节点，所述第四个第二型晶体管的所述第一漏极/源极端连接至所述第三节点，所述第四个第二型晶体管的所述第二漏极/源极端耦合至所述第二供应电压；其中，所述第一连接元件与所述第二连接元件的其中之一为一电阻性元件，所述第一连接元件与所述第二连接元件的其中另一为一短路元件。
5.本发明提出一种d型正反器，包括：一第一个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第一个第一型晶体管的所述栅极端接收一输入信号，所述第一个第一型晶体管的所述第一漏极/源极端接收一第一供应电压，所述第一个第一型晶体管的所述第二漏极/源极端连接至一第一节点；一第一个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第一个第二型晶体管的所述栅极端接收一时钟信号，所述第一个第二型晶体管的所述第一漏极/源极端连接至所述第一节点；一第二个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第二个第二型晶体管的所述栅极端接收所述输入信号，所述第二个第二型晶体管的所述第一漏极/源极端连接至所述第一个第二型晶体管的所述第二漏极/源极端，所述第二个第二型晶体管的所述第二漏极/源极端接收一第二供应电压；一第二个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，所述第二个第一型晶体管的所述栅极端接收所述时钟信号，所述第二个第一型晶体管的所述第一漏极/源极端接收所述第一供应电压；一第一连接元件，具有一第一端与一第二端，所述第一连接元件的所述第一端连接至所述第二个第一型晶体管的所述第二漏极/源极端；一第三个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第三个第一型晶体管的所述栅极端连接至所述第一节点，所述第三个第一型晶体管的所述第一漏极/源极端连接至所述第一连接元件的所述第二端，所述第三个第一型晶体管的所述第二漏极/源极端连接至一第二节点；一第二连接元件，具有一第一端与一第二端，所述第二连接元件的所述第一端连接至所述第二节点；一第三个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第三个第二型晶体管的所述栅极端接收所述时钟信号，所述第三个第二型晶体管的所述第一漏极/源极端连接至所述第二连接元件的所述第二端，所述第三个第二型晶体管的所述第二漏极/源极端接收所述第二供应电压；一第四个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，所述第四个第一型晶体管的所述栅极端连接至所述第二节点，所述第四个第一型晶体管的所述第一漏极/源极端耦合至所述第一供应电压；一第五个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第五个第一型晶体管的所述栅极端接收所述时钟信号，所述第五个第一型晶体管的所述第一漏极/源极端连接至所述第四个第一型晶体管的所述第二漏极/源极端，所述第五个第一型晶体管的所述第二漏极/源极端连接至一第三节点；以
及一第四个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第四个第二型晶体管的所述栅极端连接至所述第二节点，所述第四个第二型晶体管的所述第一漏极/源极端连接至所述第三节点，所述第四个第二型晶体管的所述第二漏极/源极端耦合至所述第二供应电压；其中，所述第一连接元件与所述第二连接元件的其中之一为一电阻性元件，所述第一连接元件与所述第二连接元件的其中另一为一短路元件。
6.本发明提出一种d型正反器，包括：一第一个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第一个第一型晶体管的所述栅极端接收一输入信号，所述第一个第一型晶体管的所述第一漏极/源极端接收一第一供应电压，所述第一个第一型晶体管的所述第二漏极/源极端连接至一第一节点；一第一个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第一个第二型晶体管的所述栅极端接收一时钟信号，所述第一个第二型晶体管的所述第一漏极/源极端连接至所述第一节点；一第二个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第二个第二型晶体管的所述栅极端接收所述输入信号，所述第二个第二型晶体管的所述第一漏极/源极端连接至所述第一个第二型晶体管的所述第二漏极/源极端，所述第二个第二型晶体管的所述第二漏极/源极端接收一第二供应电压；一第二个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，所述第二个第一型晶体管的所述栅极端接收所述时钟信号，所述第二个第一型晶体管的所述第一漏极/源极端接收所述第一供应电压；一第三个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第三个第一型晶体管的所述栅极端连接至所述第一节点，所述第三个第一型晶体管的所述第一漏极/源极端连接至所述第二个第一型晶体管的所述第二漏极/源极端，所述第三个第一型晶体管的所述第二漏极/源极端连接至一第二节点；一第三个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第三个第二型晶体管的所述栅极端接收所述时钟信号，所述第三个第二型晶体管的所述第一漏极/源极端连接至所述第二节点，所述第三个第二型晶体管的所述第二漏极/源极端接收所述第二供应电压；一第一连接元件，具有一第一端与一第二端，所述第一连接元件的所述第一端接收所述第一供应电压；一第四个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，所述第四个第一型晶体管的所述栅极端连接至所述第二节点，所述第四个第一型晶体管的所述第一漏极/源极端连接至所述第一连接元件的所述第二端；一第五个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第五个第一型晶体管的所述栅极端接收所述时钟信号，所述第五个第一型晶体管的所述第一漏极/源极端连接至所述第四个第一型晶体管的所述第二漏极/源极端，所述第五个第一型晶体管的所述第二漏极/源极端连接至一第三节点；一第四个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第四个第二型晶体管的所述栅极端连接至所述第二节点，所述第四个第二型晶体管的所述第一漏极/源极端连接至所述第三节点；以及一第二连接元件，具有一第一端与一第二端，所述第二连接元件的所述第一端连接至所述第四个第二型晶体管的所述第二漏极/源极端，所述第二连接元件的所述第二端接收所述第二供应电压；其中，所述第一连接元件与所述第二连接元件的其中之一为一电阻性元件，所述第一连接元件与所述第二连接元件的其中另一为一短路元件。
7.本发明提出一种d型正反器，包括：一第一个第一型晶体管，具有一栅极端、一第一
漏极/源极端与一第二漏极/源极端，其中所述第一个第一型晶体管的所述栅极端接收一输入信号，所述第一个第一型晶体管的所述第一漏极/源极端接收一第一供应电压，所述第一个第一型晶体管的所述第二漏极/源极端连接至一第一节点；一第一个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第一个第二型晶体管的所述栅极端接收一时钟信号，所述第一个第二型晶体管的所述第一漏极/源极端连接至所述第一节点；一第二个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第二个第二型晶体管的所述栅极端接收所述输入信号，所述第二个第二型晶体管的所述第一漏极/源极端连接至所述第一个第二型晶体管的所述第二漏极/源极端，所述第二个第二型晶体管的所述第二漏极/源极端接收一第二供应电压；一第二个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，所述第二个第一型晶体管的所述栅极端接收所述时钟信号，所述第二个第一型晶体管的所述第一漏极/源极端接收所述第一供应电压；一第三个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第三个第一型晶体管的所述栅极端连接至所述第一节点，所述第三个第一型晶体管的所述第一漏极/源极端连接至所述第二个第一型晶体管的所述第二漏极/源极端，所述第三个第一型晶体管的所述第二漏极/源极端连接至一第二节点；一第三个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第三个第二型晶体管的所述栅极端接收所述时钟信号，所述第三个第二型晶体管的所述第一漏极/源极端连接至所述第二节点，所述第三个第二型晶体管的所述第二漏极/源极端接收所述第二供应电压；一第四个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，所述第四个第一型晶体管的所述栅极端连接至所述第二节点，所述第四个第一型晶体管的所述第一漏极/源极端接收所述第一供应电压；一第五个第一型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第五个第一型晶体管的所述栅极端接收所述时钟信号，所述第五个第一型晶体管的所述第一漏极/源极端连接至所述第四个第一型晶体管的所述第二漏极/源极端，所述第五个第一型晶体管的所述第二漏极/源极端连接至一第三节点；一第四个第二型晶体管，具有一栅极端、一第一漏极/源极端与一第二漏极/源极端，其中所述第四个第二型晶体管的所述栅极端连接至所述第二节点，所述第四个第二型晶体管的所述第一漏极/源极端连接至所述第三节点，所述第四个第二型晶体管的所述第二漏极/源极端接收所述第二供应电压；以及一第一电容元件，具有一第一端与一第二端栅极端，其中所述第一电容元件的所述第一端连接至所述第一节点，所述第一电容元件的所述第二端接收所述第一供应电压或者所述第二供应电压。
附图说明
8.为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下:
9.图1a与图1b为tspc d型正反器；
10.图2a与图2b为负触发tspc d型正反器的相关信号示意图；
11.图3a至图3c为本发明tspc d型正反器的第一实施例；
12.图4a至图4d为电阻性元件的各种范例；
13.图5a至图5c为本发明tspc d型正反器的第二实施例；
14.图6a至图6d为电阻性元件的各种范例；
15.图7a至图7c为本发明tspc d型正反器的第三实施例；
16.图8a至图8f为电阻性元件的各种范例；
17.图9a与图9b为本发明tspc d型正反器的第四实施例；以及
18.图10a至图10e为电容元件的各种范例。
19.其中，附图标记说明如下：
20.112，122：反相器
21.110，120，310，510，710，910：d型正反器
22.312，314，512，514，712，714：连接元件
23.912，914：电容元件
具体实施方式
24.请参照图1a与图1b，其所绘示为tspc d型正反器。其中，图1a为负触发(negative trigger)tspc d型正反器，图1b为正触发(positive trigger)tspc d型正反器。
25.如图1a所示，负触发tspc d型正反器110包括：p型晶体管(p-type transistor)mp1～mp6以及n型晶体管(n-type transistor)mn1～mn5。其中，p型晶体管与n型晶体管为不同型态的晶体管。举例来说，p型晶体管为第一型晶体管(first-type transistor)，n型晶体管为第二型晶体管(second-type transistor)。
26.负触发tspc d型正反器110的输入端至输出端之间串接四级(four stages)，第一级包括：p型晶体管mp1与n型晶体管mn1、mn2，第二级包括：p型晶体管mp2、mp3与n型晶体管mn3，第三级包括：p型晶体管mp4、mp5与n型晶体管mn4，第四级包括：p型晶体管mp6与n型晶体管mn5。
27.在第一级中，p型晶体管mp1的栅极端接收输入信号d，p型晶体管mp1的第一漏极/源极端(drain/source terminal)接收供应电压vdd，p型晶体管mp1的第二漏极/源极端连接至节点a2。n型晶体管mn1的栅极端接收时钟信号ck，n型晶体管mn1的第一漏极/源极端连接节点a2。n型晶体管mn2的栅极端接收输入信号d，n型晶体管mn2的第一漏极/源极端连接至n型晶体管mn1的第二漏极/源极端，n型晶体管mn2的第二漏极/源极端接收供应电压gnd。其中，供应电压vdd大于供应电压gnd，例如供应电压vdd为3.3v，供应电压gnd为0v。
28.在第二级中，p型晶体管mp2的栅极端接收时钟信号ck，p型晶体管mp2的第一漏极/源极端接收供应电压vdd。p型晶体管mp3的栅极端连接至节点a2，p型晶体管mp3的第一漏极/源极端连接至p型晶体管mp2的第二漏极/源极端，p型晶体管mp3的第二漏极/源极端连接至节点b2。n型晶体管mn3的栅极端接收时钟信号ck，n型晶体管mn3的第一漏极/源极端连接至节点b2，n型晶体管mn3的第二漏极/源极端接收供应电压gnd。
29.在第三级中，p型晶体管mp4的栅极端连接至节点b2，p型晶体管mp4的第一漏极/源极端接收供应电压vdd。p型晶体管mp5的栅极端接收时钟信号ck，p型晶体管mp5的第一漏极/源极端连接至p型晶体管mp4的第二漏极/源极端，p型晶体管mp5的第二漏极/源极端连接至节点c2。n型晶体管mn4的栅极端连接至节点b2，n型晶体管mn4的第一漏极/源极端连接至节点c2，n型晶体管mn4的第二漏极/源极端接收供应电压gnd。
30.在第四级中，p型晶体管mp6与n型晶体管mn5形成一反相器(inverter)112。反相器
112的输入端连接至节点c2，反相器112的输出端产生输出信号q。其中，p型晶体管mp6的栅极端连接至节点c2，p型晶体管mp6的第一漏极/源极端接收供应电压vdd，p型晶体管mp6的第二漏极/源极端产生输出信号q。n型晶体管mn5的栅极端连接至节点c2，n型晶体管mn5的第一漏极/源极端连接至p型晶体管mp6的第二漏极/源极端，n型晶体管mn5的第二漏极/源极端接收供应电压gnd。
31.如图1b所示，正触发tspc d型正反器120包括：n型晶体管mn1～mn6以及p型晶体管mp1～mp5。其中，p型晶体管与n型晶体管为不同型态的晶体管。举例来说，n型晶体管为第一型晶体管，p型晶体管为第二型晶体管。
32.正触发tspc d型正反器120的输入端至输出端之间串接四级(four stages)，第一级包括：p型晶体管mp1、mp2与n型晶体管mn1，第二级包括：p型晶体管mp3与n型晶体管mn2、mn3，第三级包括：p型晶体管mp4与n型晶体管mn4、mn5，第四级包括：p型晶体管mp5与n型晶体管mn6。
33.在第一级中，n型晶体管mn1的栅极端接收输入信号d，n型晶体管mn1的第一漏极/源极端接收供应电压gnd，n型晶体管mn1的第二漏极/源极端连接至节点d2。p型晶体管mp1的栅极端接收时钟信号ck，p型晶体管mp1的第一漏极/源极端连接节点d2。p型晶体管mp2的栅极端接收输入信号d，p型晶体管mp2的第一漏极/源极端连接至p型晶体管mp1的第二漏极/源极端，p型晶体管mp2的第二漏极/源极端接收供应电压vdd。其中，供应电压vdd大于供应电压gnd，例如供应电压vdd为3.3v，供应电压gnd为0v。
34.在第二级中，n型晶体管mn2的栅极端接收时钟信号ck，n型晶体管mn2的第一漏极/源极端接收供应电压gnd。n型晶体管mn3的栅极端连接至节点d2，n型晶体管mn3的第一漏极/源极端连接至n型晶体管mn2的第二漏极/源极端，n型晶体管mn3的第二漏极/源极端连接至节点e2。p型晶体管mp3的栅极端接收时钟信号ck，p型晶体管mp3的第一漏极/源极端连接至节点e2，p型晶体管mp3的第二漏极/源极端接收供应电压vdd。
35.在第三级中，n型晶体管mn4的栅极端连接至节点e2，n型晶体管mn4的第一漏极/源极端接收供应电压gnd。n型晶体管mn5的栅极端接收时钟信号ck，n型晶体管mn5的第一漏极/源极端连接至n型晶体管mn4的第二漏极/源极端，n型晶体管mn5的第二漏极/源极端连接至节点f2。p型晶体管mp4的栅极端连接至节点e2，p型晶体管mp4的第一漏极/源极端连接至节点f2，p型晶体管mp4的第二漏极/源极端接收供应电压vdd。
36.在第四级中，p型晶体管mp5与n型晶体管mn6形成一反相器122。反相器122的输入端连接至节点f2，反相器122的输出端产生输出信号q。其中，n型晶体管mn6的栅极端连接至节点f2，n型晶体管mn6的第一漏极/源极端接收供应电压gnd，n型晶体管mn6的第二漏极/源极端产生输出信号q。p型晶体管mp5的栅极端连接至节点f2，p型晶体管mp5的第一漏极/源极端连接至n型晶体管mn6的第二漏极/源极端，p型晶体管mp5的第二漏极/源极端接收供应电压vdd。
37.由于正触发tspc d型正反器120与负触发tspc d型正反器110的运行类似，以下仅以负触发tspc d型正反器110为例，介绍节点a2、b2、c2浮接(floating)时的现象。请参照图2a与图2b，其所绘示为负触发tspc d型正反器的相关信号示意图。
38.于时间点ta至时间点tb之间，时钟信号ck为低电平(例如供应电压gnd)且输入信号d为高电平(例如供应电压vdd)，p型晶体管mp1与n型晶体管mn1关闭(turn off)，使得节
点a2为浮接(floating)。理论上，当节点a2浮接时，节点a2需要维持在低电平。然而，由于p型晶体管mp1有较大的漏电流(leakage current)，而漏电流充电(charge)节点a2，使得节点a2的电压逐渐上升。当节点a2于浮接时，如果节点a2的电压上升过高进而关闭p型晶体管mp2，将造成d型正反器110运行错误(function fail)。
39.于时间点td至时间点te之间，节点a2的电压为高电平且时钟信号ck为低电平，p型晶体管mp3与n型晶体管mn3关闭(turn off)，使得节点b2为浮接(floating)。理论上，当节点b2浮接时，节点b2需要维持在低电平。然而，由于p型晶体管mp2与mp3有较大的漏电流(leakage current)，而漏电流充电(charge)节点b2，使得节点b2的电压逐渐上升。当节点b2于浮接时，如果节点b2的电压上升过高进而关闭p型晶体管mp4并开启n型晶体管mn4，将造成d型正反器110运行错误(function fail)。
40.同理，于时间点tb至时间点tc之间，节点b2为低电平且时钟信号ck为高电平，n型晶体管mn4与p型晶体管mp5关闭(turn off)，使得节点c2为浮接(floating)。理论上，当节点c2浮接时，节点c2需要维持在低电平。然而，由于p型晶体管mp4与mp5有较大的漏电流(leakage current)，而漏电流充电(charge)节点c2，使得节点c2的电压逐渐上升。如果节点c2的电压上升过高进而关闭p型晶体管mp6并开启n型晶体管mn5，将造成d型正反器110运行错误(function fail)。
41.请参照图2b，其所绘示为节点a2于浮接时的细部信号示意图。于时间点ta，时钟信号ck由高电平改变为低电平，p型晶体管mp2开启(turn on)且n型晶体管mn3关闭(turn off)，使得节点b2由低电平改变为高电平。因此，如时间点ta至时间点tf所示，由于米勒效应(miller effect)，节点b2的电压上升，造成节点a2的电压快速地由低电平被提升(boost)。之后，如时间点tf至时间点tb所示，由于节点a2为浮接，p型晶体管mp1的漏电流充电(charge)节点a2，使得节点a2的电压逐渐上升。
42.另外，节点b2与节点c2并未受到米勒效应的影响。节点b2与节点c2的电压仅受到漏电电流的影响。
43.一般来说，尺寸(size)较大的晶体管，其驱动能力(driving strength)较强，且会产生较大的漏电流(leakage current)。
44.根据以上的说明可知，在tspc d型正反器110、120中，如果设计p型晶体管具有较强的驱动能力，则p型晶体管也会产生较大的漏电流。因此，当tspc d型正反器110、120中的节点于浮接时，节点的电压会逐渐地被充电至电源电压vdd。同理，如果设计n型晶体管具有较强的驱动能力，则n型晶体管也会产生较大的漏电流。因此，当tspc d型正反器110、120中的节点于浮接时，节点的电压会逐渐地被放电(discharge)至电源电压gnd。
45.由于tspc d型正反器110、120不可避免地会被晶体管的漏电流所影响。为了防止d型正反器110、120运行错误(function fail)，本发明以降低晶体管漏电流为目的来设计tspc d型正反器。再者，以下是以负触发tspc d型正反器为例来说明本发明，当然本发明所公开的技术内容也可以运用于正触发tspc d型正反器，此处不再赘述。
46.请参照图3a至图3c，其所绘示为本发明tspc d型正反器的第一实施例。相较于图1a的负触发tspc d型正反器110，其差异在于d型正反器310的第一级中增加两个连接元件(connecting device)312、314。以下仅介绍两个连接元件312、314的连接关系，其余不再赘述。
47.如图3a所示，d型正反器310的连接元件312具有第一端与第二端。连接元件312的第一端接收供应电压vdd，连接元件312的第二端连接至p型晶体管mp1的第一漏极/源极端。再者，连接元件314具有第一端与第二端。连接元件314的第一端连接至n型晶体管mn2的第二漏极/源极端，连接元件314的第二端接收供应电压gnd。根据本发明的第一实施例，两个连接元件312、314其中之一为电阻性元件(resistive element)，两个连接元件312、314其中另一为短路元件(short circuit element)。
48.根据本发明的第一实施例，在d型正反器310中，根据p型晶体管与n型晶体管的驱动强度来设计两个连接元件312、314。
49.如图3b所示，于d型正反器310中，设计p型晶体管mp1的驱动强度大于(stronger)n型晶体管mn1、mn2的驱动强度时，则连接元件312为电阻性元件且连接元件314为短路元件。当节点a2为浮接时，由于供应电压vdd至节点a2之间的充电路径(charging path)中包括电阻性元件，因此可以减少p型晶体管mp1的漏电流，用以降低节点a2的电压上升速度，使得d型正反器310能够正确地运行。
50.如图3c所示，于d型正反器310中，如果设计p型晶体管mp1的驱动强度小于(weaker)n型晶体管mn1、mn2的驱动强度时，则连接元件312为短路元件且连接元件314为电阻性元件。
51.基本上，在第一实施例中，短路元件可以利用金属导线(metal wire)来实现。而电阻性元件除了利用多晶硅电阻(poly resistor)来实现之外，也可以利用其他电子元件来实现，以下说明之。
52.请参照图4a至图4d，其所绘示为电阻性元件的各种范例。如图4a所示，在第一级中，供应电压vdd与节点a2之间充电路径的连接元件312是由p型晶体管mpx来实现。p型晶体管mpx的栅极端接收输入信号d，p型晶体管mpx的第一漏极/源极端接收供应电压vdd，p型晶体管mpx的第二漏极/源极端连接至p型晶体管mp1的第一漏极/源极端。
53.如图4b所示，在第一级中，供应电压vdd与节点a2之间充电路径的连接元件312是由p型晶体管mpx1、mpx2与n型晶体管mnx1来实现。而利用p型晶体管mpx1与n型晶体管mnx1形成一偏压电路(bias circuit)用以提供偏压电压vb至p型晶体管mpx2的栅极端。其中，p型晶体管mpx1的第一漏极/源极端接收供应电压vdd，p型晶体管mpx1的栅极端与第二漏极/源极端互相连接，n型晶体管mnx1的栅极端连接至p型晶体管mpx1的栅极端，n型晶体管mnx1的第一漏极/源极端产生偏压电压vb，n型晶体管mnx1的第二漏极/源极端接收供应电压gnd，p型晶体管mpx2的栅极端接收偏压电压vb，p型晶体管mpx2的第一漏极/源极端接收供应电压vdd，p型晶体管mpx2的第二漏极/源极端连接至p型晶体管mp1的第一漏极/源极端。
54.如图4c所示，在第一级中，节点a2与供应电压gnd之间放电路径的连接元件314是由n型晶体管mny来实现。n型晶体管mny的栅极端接收输入信号d，n型晶体管mny的第一漏极/源极端连接至n型晶体管mn2的第二漏极/源极端，n型晶体管mny的第二漏极/源极端接收供应电压gnd。
55.如图4d所示，在第一级中，节点a2与供应电压gnd之间放电路径的连接元件314是由n型晶体管mny1、mny2与p型晶体管mpy1来实现。而利用p型晶体管mpy1与n型晶体管mny1形成一偏压电路(bias circuit)用以提供偏压电压vb至n型晶体管mny2的栅极端。其中，p型晶体管mpy1的第一漏极/源极端接收供应电压vdd，p型晶体管mpy1的第二漏极/源极端产
生偏压电压vb，n型晶体管mny1的栅极端连接至p型晶体管mpy1的栅极端，n型晶体管mny1的栅极端与第一漏极/源极端相互连接，n型晶体管mny1的第二漏极/源极端接收供应电压gnd，n型晶体管mny2的栅极端接收偏压电压vb，n型晶体管mny2的第一漏极/源极端连接至n型晶体管mn2的第二漏极/源极端，n型晶体管mny2的第二漏极/源极端接收供应电压gnd。
56.请参照图5a至图5c，其所绘示为本发明tspc d型正反器的第二实施例。相较于图1a的负触发tspc d型正反器110，其差异在于d型正反器510第二级中增加两个连接元件512、514。以下仅介绍两个连接元件512、514的连接关系，其余不再赘述。
57.d型正反器510的连接元件512具有第一端与第二端。连接元件512的第一端连接至p型晶体管mp2的第二漏极/源极端，连接元件512的第二端连接至p型晶体管mp3的第一漏极/源极端。再者，连接元件514具有第一端与第二端。连接元件514的第一端连接至节点b2，连接元件514的第二端连接至n型晶体管mn3的第一漏极/源极端。根据本发明的第二实施例，两个连接元件512、514其中之一为电阻性元件，两个连接元件512、514其中另一为短路元件。
58.根据本发明的第二实施例，在d型正反器510中，根据p型晶体管与n型晶体管的驱动强度来设计两个连接元件512、514。
59.如图5b所示，于d型正反器510中，设计p型晶体管mp2、mp3的驱动强度大于(stronger)n型晶体管mn3的驱动强度时，则连接元件512为电阻性元件且连接元件514为短路元件。当节点b2为浮接时，由于供应电压vdd至节点b2之间的充电路径(charging path)中包括电阻性元件，因此可以减少p型晶体管mp2、mp3的漏电流，用以降低节点b2的电压上升速度，使得d型正反器510能够正确地运行。
60.如图5c所示，于d型正反器510中，如果设计p型晶体管mp2、mp3的驱动强度小于(weaker)n型晶体管mn3的驱动强度时，则连接元件512为短路元件且连接元件514为电阻性元件。
61.相同地，在第二实施例中，短路元件可以利用金属导线(metal wire)来实现。而电阻性元件除了利用多晶硅电阻(poly resistor)来实现之外，也可以利用其他电子元件来实现，以下说明之。
62.请参照图6a至图6d，其所绘示为电阻性元件的各种范例。如图6a所示，在第二级中，供应电压vdd与节点b2之间充电路径的连接元件512是由p型晶体管mpx来实现。p型晶体管mpx的栅极端连接至节点a2，p型晶体管mpx的第一漏极/源极端连接至p型晶体管mp2的第二漏极/源极端，p型晶体管mpx的第二漏极/源极端连接至p型晶体管mp3的第一漏极/源极端。
63.如图6b所示，在第二级中，供应电压vdd与节点b2之间充电路径的连接元件512是由p型晶体管mpx1、mpx2与n型晶体管mnx1来实现。而利用p型晶体管mpx1与n型晶体管mnx1形成一偏压电路(bias circuit)用以提供偏压电压vb至p型晶体管mpx2的栅极端。其中，p型晶体管mpx1的第一漏极/源极端接收供应电压vdd，p型晶体管mpx1的栅极端与第二漏极/源极端互相连接，n型晶体管mnx1的栅极端连接至p型晶体管mpx1的栅极端，n型晶体管mnx1的第一漏极/源极端产生偏压电压vb，n型晶体管mnx1的第二漏极/源极端接收供应电压gnd，p型晶体管mpx2的栅极端接收偏压电压vb，p型晶体管mpx2的第一漏极/源极端连接至p型晶体管mp2的第二漏极/源极端，p型晶体管mpx2的第二漏极/源极端连接至p型晶体管mp3
的第一漏极/源极端。
64.如图6c所示，在第二级中，节点b2与供应电压gnd之间放电路径的连接元件514是由n型晶体管mny来实现。n型晶体管mny的栅极端连接至节点a2，n型晶体管mny的第一漏极/源极端连接至节点b2，n型晶体管mny的第二漏极/源极端连接至n型晶体管mn3的第一漏极/源极端。
65.如图6d所示，在第二级中，节点b2与供应电压gnd之间放电路径的连接元件514是由n型晶体管mny1、mny2与p型晶体管mpy1来实现。而利用p型晶体管mpy1与n型晶体管mny1形成一偏压电路(bias circuit)用以提供偏压电压vb至n型晶体管mny2的栅极端。其中，p型晶体管mpy1的第一漏极/源极端接收供应电压vdd，p型晶体管mpy1的第二漏极/源极端产生偏压电压vb，n型晶体管mny1的栅极端连接至p型晶体管mpy1的栅极端，n型晶体管mny1的栅极端与第一漏极/源极端相互连接，n型晶体管mny1的第二漏极/源极端接收供应电压gnd，n型晶体管mny2的栅极端接收偏压电压vb，n型晶体管mny2的第一漏极/源极端连接至节点b2，n型晶体管mny2的第二漏极/源极端连接至n型晶体管mn3的第一漏极/源极端。
66.请参照图7a至图7c，其所绘示为本发明tspc d型正反器的第三实施例。相较于图1a的负触发tspc d型正反器110，其差异在于d型正反器710第三级中增加两个连接元件712、714。以下仅介绍两个连接元件712、714的连接关系，其余不再赘述。
67.d型正反器710的连接元件712具有第一端与第二端。连接元件712的第一端接收供应电压vdd，连接元件712的第二端连接至p型晶体管mp4的第一漏极/源极端。再者，连接元件714具有第一端与第二端。连接元件714的第一端连接至n型晶体管mn4的第二漏极/源极端，连接元件714的第二端连接收供应电压gnd。根据本发明的第三实施例，两个连接元件712、714其中之一为电阻性元件，两个连接元件712、714其中另一为短路元件。
68.根据本发明的第三实施例，在d型正反器710中，根据p型晶体管与n型晶体管的驱动强度来设计两个连接元件712、714。
69.如图7b所示，于d型正反器710中，设计p型晶体管mp4、mp5的驱动强度大于(stronger)n型晶体管mn4的驱动强度时，则连接元件712为电阻性元件且连接元件714为短路元件。当节点c2为浮接时，由于供应电压vdd至节点c2之间的充电路径(charging path)中包括电阻性元件，因此可以减少p型晶体管mp4、mp5的漏电流，用以降低节点c2的电压上升速度，使得d型正反器710能够正确地运行。
70.如图7c所示，于d型正反器710中，如果设计p型晶体管mp4、mp5的驱动强度小于(weaker)n型晶体管mn4的驱动强度时，则连接元件712为短路元件且连接元件714为电阻性元件。
71.相同地，在第三实施例中，短路元件可以利用金属导线(metal wire)来实现。而电阻性元件除了利用多晶硅电阻(poly resistor)来实现之外，也可以利用其他电子元件来实现，以下说明之。
72.请参照图8a至图8f，其所绘示为电阻性元件的各种范例。如图8a所示，在第三级中，供应电压vdd与节点c2之间充电路径的连接元件712是由p型晶体管mpx来实现。p型晶体管mpx的栅极端连接至节点b2，p型晶体管mpx的第一漏极/源极端接收供应电压vdd，p型晶体管mpx的第二漏极/源极端连接至p型晶体管mp4的第一漏极/源极端。
73.再者，图8a中的电阻性元件，亦即p型晶体管mpx，可由第二级中的p型晶体管mp2来
取代。如图8b所示，供应电压vdd与节点c2之间充电路径的连接元件712是由p型晶体管mp2来实现。p型晶体管mp2的栅极端接收时钟信号ck，p型晶体管mp2的第一漏极/源极端接收供应电压vdd，p型晶体管mp2的第二漏极/源极端连接至p型晶体管mp4的第一漏极/源极端。
74.如图8c所示，在第三级中，供应电压vdd与节点c2之间充电路径的连接元件712是由p型晶体管mpx1、mpx2与n型晶体管mnx1来实现。而利用p型晶体管mpx1与n型晶体管mnx1形成一偏压电路(bias circuit)用以提供偏压电压vb至p型晶体管mpx2的栅极端。其中，p型晶体管mpx1的第一漏极/源极端接收供应电压vdd，p型晶体管mpx1的栅极端与第二漏极/源极端互相连接，n型晶体管mnx1的栅极端连接至p型晶体管mpx1的栅极端，n型晶体管mnx1的第一漏极/源极端产生偏压电压vb，n型晶体管mnx1的第二漏极/源极端接收供应电压gnd，p型晶体管mpx2的栅极端接收偏压电压vb，p型晶体管mpx2的第一漏极/源极端接收供应电压vdd，p型晶体管mpx2的第二漏极/源极端连接至p型晶体管mp4的第一漏极/源极端。
75.如图8d所示，在第三级中，节点c2与供应电压gnd之间放电路径的连接元件714是由n型晶体管mny来实现。n型晶体管mny的栅极端连接至节点b2，n型晶体管mny的第一漏极/源极端连接至n型晶体管mn4的第二漏极/源极端，n型晶体管mny的第二漏极/源极端接收供应电压gnd。
76.再者，图8d中的电阻性元件，亦即n型晶体管mny，可由第二级中的n型晶体管mn3来取代。如图8e所示，节点c2与供应电压gnd之间放电路径的连接元件714是由n型晶体管mn3来实现。n型晶体管mn3的栅极端接收时钟信号ck，n型晶体管mn3的第一漏极/源极端连接至n型晶体管mn4的第二漏极/源极端，n型晶体管mn3的第二漏极/源极端接收供应电压gnd。
77.如图8f所示，在第三级中，节点c2与供应电压gnd之间放电路径的连接元件714是由n型晶体管mny1、mny2与p型晶体管mpy1来实现。而利用p型晶体管mpy1与n型晶体管mny1形成一偏压电路(bias circuit)用以提供偏压电压vb至n型晶体管mny2的栅极端。其中，p型晶体管mpy1的第一漏极/源极端接收供应电压vdd，p型晶体管mpy1的第二漏极/源极端产生偏压电压vb，n型晶体管mny1的栅极端连接至p型晶体管mpy1的栅极端，n型晶体管mny1的栅极端与第一漏极/源极端相互连接，n型晶体管mny1的第二漏极/源极端接收供应电压gnd，n型晶体管mny2的栅极端接收偏压电压vb，n型晶体管mny2的第一漏极/源极端连接至n型晶体管mn4的第二漏极/源极端，n型晶体管mny2的第二漏极/源极端接收供应电压gnd。
78.再者，本发明还可以根据上述的三种实施例来组合成其他d型正反器。举例来说，在第一级中增加两个连接元件，且在第二级中增加两个连接元件，进而组成d型正反器。或者，在第一级中增加两个连接元件，且在第三级中增加两个连接元件，进而组成d型正反器。或者，在第二级中增加两个连接元件，且在第三级中增加两个连接元件，进而组成d型正反器。或者，在三个级中皆增加两个连接元件，进而组成d型正反器。
79.再者，为了要降低米勒效应(miller effect)的影响，本发明还在节点a2连接至少一电容元件(capacitance device)。请参照图9a与图9b，其所绘示为本发明tspc d型正反器的第四实施例。相较于图1a的负触发tspc d型正反器110，其差异在于d型正反器910的节点a2连接一电容元件，用以降低输入信号d的保持时间(hold time)，提升d型正反器的运行速度。以下仅介绍电容元件的连接关系，其余不再赘述。
80.如图9a所示，d型正反器910的电容元件912具有第一端与第二端。电容元件912的第一端连接至节点a2，电容元件912的第二端接收供应电压gnd。
81.如图9b所示，d型正反器920的电容元件914具有第一端与第二端。电容元件914的第一端连接至节点a2，电容元件914的第二端接收供应电压vdd。
82.当然，本发明还可以根据上述的d型正反器910、920组成其他d型正反器。举例来说，d型正反器的节点a2连接两个电容元件，其中一个电容元件连接于节点a2与供应电压vdd之间，另一个电容元件连接于节点a2与供应电压gnd之间。
83.基本上，在第四实施例中，电容元件可以利用金属-绝缘物-金属电容器(metal-insulator-metal capacitor，简称mim capacitor)来实现。除此之外，电容元件也可以利用其他电子元件来实现，以下说明之。
84.请参照图10a至图10e，其所绘示为电容元件的各种范例。如图10a所示，电容元件912由n型晶体管mnx来实现。n型晶体管mnx的栅极端连接至节点a2，n型晶体管mnx的第一漏极/源极端与第二漏极/源极端接收供应电压gnd。
85.如图10b所示，电容元件914由p型晶体管mpx来实现。p型晶体管mpx的栅极端连接至节点a2，p型晶体管mpx的第一漏极/源极端与第二漏极/源极端接收供应电压vdd。
86.如图10c所示，两个电容元件912、914分别由n型晶体管mnx与来p型晶体管mpx来实现。n型晶体管mnx的栅极端连接至节点a2，n型晶体管mnx的第一漏极/源极端与第二漏极/源极端接收供应电压gnd，p型晶体管mpx的栅极端连接至节点a2，p型晶体管mpx的第一漏极/源极端与第二漏极/源极端接收供应电压vdd。
87.如图10d所示，两个电容元件912、914分别由n型晶体管mnx与来p型晶体管mpx来实现。p型晶体管mpx的第一漏极/源极端接收供应电压vdd，p型晶体管mpx的第二漏极/源极端连接至节点a2，n型晶体管mnx的栅极端连接至节点a2，n型晶体管mnx的第一漏极/源极端连接至p型晶体管mpx的栅极端，n型晶体管mnx的第二漏极/源极端接收供应电压gnd。
88.如图10e所示，两个电容元件912、914分别由n型晶体管mnx与来p型晶体管mpx来实现。p型晶体管mpx的第一漏极/源极端接收供应电压vdd，p型晶体管mpx的栅极端连接至节点a2，n型晶体管mnx的栅极端连接至p型晶体管mpx的第二漏极/源极端，n型晶体管mnx的第一漏极/源极端连接至节点a2，n型晶体管mnx的第二漏极/源极端接收供应电压gnd。
89.当然，根据本发明的第四实施例，在此领域的技术人员也可以将电容元件搭配于上述第一实施例至第三实施例，组成其他各种d型正反器。举例来说，在第一级中增加两个连接元件，且在节点a2连接电容元件，进而组成d型正反器。或者，在第二级中增加两个连接元件，且在节点a2连接电容元件，进而组成d型正反器。或者，在第三级中增加两个连接元件，且在节点a2连接电容元件，进而组成d型正反器。或者，在第一级中增加两个连接元件，在第二级中增加两个连接元件，且在节点a2连接电容元件，进而组成d型正反器。或者，在第一级中增加两个连接元件，在第三级中增加两个连接元件，且在节点a2连接电容元件，进而组成d型正反器。或者，在第二级中增加两个连接元件，在第三级中增加两个连接元件，且在节点a2连接电容元件，进而组成d型正反器。或者，在三个级中皆增加两个连接元件，且在节点a2连接电容元件，进而组成d型正反器。
90.再者，上述的四个实施例中，d型正反器皆包括四个级串接于输入端与输出端之间。由于第四级为反相器，在此领域的技术人员可以根据实际需求来省略第四级的反相器，使得d型正反器接收输入信号d，并根据时钟信号来产生反相输出信号。
91.综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发
明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。