阵列开关电路、开关元件及系统晶片封装结构的制作方法

1.本发明有关于一种系统晶片封装结构，尤指一种可程式化的系统晶片封装结构。


背景技术：

2.传统的晶片系统封装是将多颗晶片一起封装成一个集成电路(ic)，其中集成电路中晶片与晶片之间的连接以及封装的输入/输出脚位(io pin)之间的连接都是通过导线重布层(re-distribution layer；rdl)进行绕线，当rdl的绕线设计完成后，再交由封装厂进行制造与封装。最后，封装完后再交由测试场进行ic测试。由于所有的rdl皆为封装厂进行客制化生产，所以当封装后的ic经过测试场测试后，发现需要修改rdl的绕线或更换ic中的晶片时，则必须重新设计rdl，如此一来将增加产品开发时间以及增加研发成本。需要较长的研发时间。再者，若是遇到产量较少的产品，将会遭遇到封装场不接单的问题。
3.有鉴于此，目前有需要一种改良的系统晶片封装架构，可改善上述缺失。


技术实现要素：

4.本发明提供一种阵列开关电路、电路开关元件及系统晶片封装结构，使系统晶片封装结构中各晶片之间的连接以及封装的i/o脚位之间的连接具备可程式化的功能，达到减少产品开发时间以及降低研发成本的目标。
5.依据本发明的一实施例，提供一种阵列开关电路，包括基板、多个信号导电垫、以及多个信号扩展引脚，该些信号导电垫互相间隔地设置于基板，该些信号导电垫排列成信号导电垫阵列，每一信号导电垫于信号导电垫阵列中具有一行位置及一列位置，对应同一行位置的任二相邻的信号导电垫之间设有行信号开关，对应同一列位置的任二相邻的信号导电垫之间设有列信号开关。该些信号扩展引脚分别通过多个信号扩展开关与位在信号导电垫阵列的侧边的信号导电垫相连接。
6.依据本发明的一实施例，提供一种开关元件，包括晶体管、第一反相器以及第二反相器。其中晶体管包含栅极端、漏极端、源极端以及基体端，栅极端用于接收控制信号，晶体管依据控制信号的电压电平决定漏极端与源极端之间处于导通状态或截止状态。第一反相器具有第一输入端及第一输出端，第一输入端连接于漏极端。第二反相器具有第二输入端及第二输出端，第二输入端连接于第一输出端，而第二输出端连接于基体端。
7.依据本发明的一实施例，提供一种系统晶片封装结构，包含导线重布层、多个晶片、阵列开关电路以及硅穿孔层。该些晶片连接于导线重布层，阵列开关电路的信号导电垫通过导线重布层连接于该些晶片，且导线重布层位于阵列开关电路的上方。硅穿孔层连接于信号导电垫，且硅穿孔层位于阵列开关电路的下方。
8.当系统晶片封装结构中的各晶片之间的连接或者封装的i/o脚位之间的连接，因为用途上的需求要进行修改时，只需调整行控制信号的电平使行信号开关处于导通状态或截止状态，或者调整列控制信号的电平使列信号开关处于导通状态或截止状态，便可达到重新设计各晶片之间的绕线或者封装的i/o脚位之间的绕线，无须重新设计导线重布层，达
到减少产品开发时间以及降低研发成本的目标。此外，本发明的开关元件可作为阵列开关电路中的行信号开关或者列信号开关，通过改变开关元件的晶体管的基体端电压来降低晶体管的临界电压。当晶体管的临界电压降低且晶体管的漏极电压不变时，流经晶体管的电流上升且晶体管的通道电阻下降。当通道电阻下降时，信号的时间常数下降，达到提高信号传输速度的技术效果。
附图说明
9.图1为本发明一实施例的系统晶片封装结构的示意图；
10.图2为本发明第一实施例的阵列开关电路的示意图；
11.图3为图2的阵列开关电路的运作示意图；
12.图4为图2的阵列开关电路的另一运作示意图；
13.图5为本发明第二实施例的阵列开关电路的示意图；
14.图6为本发明第三实施例的阵列开关电路的示意图；
15.图7为图6的阵列开关电路的运作示意图；
16.图8为图6的阵列开关电路的另一运作示意图；
17.图9为本发明第四实施例的阵列开关电路的示意图；
18.图10为本发明第五实施例的阵列开关电路的示意图；
19.图11为本发明第六实施例的阵列开关电路的示意图；
20.图12为本发明第一实施例的开关元件的示意图；以及
21.图13为本发明第二实施例的开关元件的示意图。
22.其中，附图标记：
23.100～500、400a 阵列开关电路
24.11 基板
25.12 信号导电垫
26.13 行信号开关
27.14 列信号开关
28.15 信号扩展引脚
29.16 信号扩展开关
30.s 信号导电垫阵列
31.s11 第一侧边
32.s12 第二侧边
33.s13 第三侧边
34.s14 第四侧边
35.a 系统晶片封装结构
36.a1 导线重布层
37.a2 阵列开关电路
38.a3 硅穿孔层
39.c1 第一晶片
40.c11 第一信号接脚
41.c12 第一电源接脚
42.c2 第二晶片
43.c21 第二信号接脚
44.c22 第三信号接脚
45.c23 第二电源接脚
46.c24 第三电源接脚
47.11 基板
48.12、12a～12d 信号导电垫
49.13、13a～13b 行信号开关
50.14、14a 列信号开关
51.15 信号扩展引脚
52.16 信号扩展开关
53.17 行信号传输捷径
54.18 列信号传输捷径
55.21、21a～21d 电源导电垫
56.22、22a～22b 行电源开关
57.23、23a 列电源开关
58.24 电源扩展引脚
59.25 电源扩展开关
60.s 信号导电垫阵列
61.p 电源导电垫阵列
62.p1～p2 侧边
63.31 第一基板
64.41 第二基板
65.32 第一信号导电垫
66.33 第一行信号开关
67.34 第一列信号开关
68.35 第一信号扩展引脚
69.36 第一信号扩展开关
70.sa 第一信号导电垫阵列
71.sa1～sa4 侧边
72.42 第二信号导电垫
73.43 第二行信号开关
74.44 第二列信号开关
75.45 第二信号扩展引脚
76.46 第二信号扩展开关
77.sb 第二信号导电垫阵列
78.sb1～sb4 侧边
79.600 开关元件
80.61 第一晶体管
81.611 第一栅极端
82.612 第一漏极端
83.613 第一源极端
84.614 基体端
85.62 第一反相器
86.621 第二晶体管
87.6211 第二栅极端
88.6212 第二漏极端
89.6213 第二源极端
90.622 第三晶体管
91.6221 第三栅极端
92.6222 第三漏极端
93.6223 第三源极端
94.63 第二反相器
95.631 第四晶体管
96.6311 第四栅极端
97.6312 第四漏极端
98.6313 第四源极端
99.632 第五晶体管
100.6321 第五栅极端
101.6322 第五漏极端
102.6333 第五源极端
103.vdd 电压源
104.700 开关元件
105.71 第一晶体管
106.711 第一栅极端
107.712 第一漏极端
108.713 第一源极端
109.714 基体端
110.72 第一反相器
111.721 第二晶体管
112.722 第三晶体管
113.73 第二反相器
114.731 第四晶体管
115.732 第五晶体管
具体实施方式
116.以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
117.图1为本发明一实施例的系统晶片封装结构的示意图，如图1所示，系统晶片封装结构a包含第一晶片c1、第二晶片c2、导线重布层a1(re-distribution layer；rdl)、阵列开关电路a2、以及硅穿孔层a3(through silicon via；tsv)，第一晶片c1以及第二晶片c2设置于导线重布层a1的上表面a11，且阵列开关电路a2设置于导线重布层a1与硅穿孔层a3之间。第一晶片c1例如可设有第一信号接脚c11及第一电源接脚c12，第二晶片c2例如可具有第二信号接脚c21、第三信号接脚c22、第二电源接脚c23以及第三电源接脚c24，而第一信号接脚c11、第一电源接脚c12、第二信号接脚c21、第三信号接脚c22、第二电源接脚c23以及第三电源接脚c24分别通过导线重布层a1的多条互不相连的导线线路与阵列开关电路a2的多个不同位置的导电垫相连接，该些信号导电垫连接于硅穿孔层a3，至于阵列开关电路a2的详细架构将于后续阐述。
118.图2为本发明第一实施例的阵列开关电路的示意图。如图2所示，第一实施例的阵列开关电路100包括一基板11、多个信号导电垫12、多个行信号开关13、多个列信号开关14、多个信号扩展引脚15以及多个信号扩展开关16，该些信号导电垫12互相间隔地设置于基板11且于基板11上排列成信号导电垫阵列s。信号导电垫阵列s包含第一侧边s11、第二侧边s12、第三侧边s13以及第四侧边s14，第一侧边s11相对于第三侧边s13，而第二侧边s12相对于第四侧边s14。每一信号导电垫12于信号导电垫阵列s中具有一行位置及一列位置。关于该些行信号开关13以及该些列信号开关14于基板11上的配置，对应同一行位置的任二相邻的信号导电垫12之间设置一个行信号开关13，至于对应同一列位置的任二相邻的信号导电垫12之间设置一个列信号开关14。每一行信号开关13以及每一列信号开关14常态处于截止状态，当行信号开关13接收到导通的行控制信号时，行信号开关13从截止状态切换为导通状态。当列信号开关14接收到导通的列控制信号时，列信号开关14从截止状态切换为导通状态。
119.该些信号扩展引脚15间隔地设置于基板11且靠近于信号导电垫阵列s的第一侧边s11、第二侧边s12、第三侧边s13以及第四侧边s14。该些信号扩展引脚15中对应同一行位置的两者分别靠近第一侧边s11及第三侧边s13，而该些信号扩展引脚15中对应同一列位置的两者分别靠近第二侧边s12及第四侧边s14。
120.该些信号扩展开关16间隔地设置于基板11且靠近于信号导电垫阵列s的第一侧边s11、第二侧边s12、第三侧边s13以及第四侧边s14。该些信号扩展开关16中对应同一行位置的两者分别靠近第一侧边s11及第三侧边s13，而该些信号扩展开关16中对应同一列位置的两者分别靠近第二侧边s12及第四侧边s14。该些信号扩展开关16使得该些信号扩展引脚15分别与布置在第一侧边s11、第二侧边s12、第三侧边s13以及第四侧边s14的该些信号导电垫12可为相互连接。
121.图3为图2的阵列开关电路的运作示意图。共同参阅图1及图3，信号导电垫12a对应于信号导电垫阵列s的第一行位置以及第二列位置，且电性连接于第一晶片c1的第一信号接脚c11。信号导电垫12b对应于信号导电垫阵列s的第一行位置以及第三列位置。信号导电垫12c对应于信号导电垫阵列s的第二行位置以及第三列位置且电性连接于第二晶片c2的第二信号接脚c21。信号导电垫12d对应于信号导电垫阵列s的第一行位置以及第四列位置且电性连接于第二晶片c2的第三信号接脚c22。行信号开关13a连接于信号导电垫12a与信号导电垫12b之间，行信号开关13b连接于信号导电垫12b与信号导电垫12d之间，而列信号
开关14a连接于信号导电垫12b与信号导电垫12c之间。
122.假设用途上的需求，第一晶片c1的第一信号接脚c11需要电性连接于第二晶片c2的第二信号接脚c21，只需分别提供导通的行控制信号及列控制信号至行信号开关13a以及列信号开关14a，以使行信号开关13a以及列信号开关14a处于导通状态，如此一来，第一晶片c1的第一信号接脚c11电性连接于第二晶片c2的第二信号接脚c21。
123.图4为图2的阵列开关电路的另一运作示意图。共同参阅图1及图4，假设因为用途上的需求，第一晶片c1的第一信号接脚c11电性连接于第二晶片c2的第三信号接脚c22，只需分别提供导通的行控制信号至两个行信号开关13a以及13b，以使两个行信号开关13a以及13b处于导通状态，如此一来，第一晶片c1的第一信号接脚c11电性连接于第二晶片c2的第三信号接脚c22。
124.图5为本发明第二实施例的阵列开关电路的示意图。第二实施例的阵列开关电路200相较于第一实施例的阵列开关电路100，第二实施例的阵列开关电路200更包括多个行信号传输捷径17以及多个列信号传输捷径18。该些信号扩展引脚15互相间隔地设置于基板11且围绕于信号导电垫阵列s的外侧，该些信号扩展引脚15中对应同一行位置的两者之间连接有一个行信号传输捷径17，该些信号扩展引脚15中对应同一列位置的两者之间连接有一个列信号传输捷径18。
125.关于图5的实施例，行信号传输捷径17以及列信号传输捷径18分别为东西向以及南北向的高速传输通道。假设信号要从靠近信号导电垫阵列s的第一侧边s11的信号导电垫12传送到靠近信号导电垫阵列s的第三侧边s13的信号导电垫12，走普通路径需要经过大量的行信号开关13，信号会有较大的延迟，且降低信号完整性。但通过东西向的高速传输通道的设置，行信号只需经过一个行信号开关13抵达信号扩展引脚15，再由信号扩展引脚15通过高速传输通道抵达另一个信号扩展引脚15后再经过另一个行信号开关13，有效提升信号传输性能。同理，假设信号要从信号导电垫阵列s的第二侧边s12的信号导电垫12传送到信号导电垫阵列s的第四侧边s14的信号导电垫12，若走普通路径需要经过大量的列信号开关14，信号会有较大的延迟，且会降低信号完整性。但通过南北向的高速传输通道之设置，列信号只需经过一个列信号开关14抵达信号扩展引脚15，再由信号扩展引脚15通过高速传输通道抵达另一个信号扩展引脚15后再经过另一个列信号开关14，有效提升信号传输性能。
126.图6为本发明第三实施例的阵列开关电路的示意图。如图6所示，第三实施例的阵列开关电路300相较于图5的阵列开关电路200，第三实施例的阵列开关电路300更包括多个电源导电垫21、多个行电源开关22、多个列电源开关23、多个电源扩展引脚24以及多个电源扩展开关25，因此第三实施例的阵列开关电路300为一种混合型的开关电路。该些电源导电垫21互相间隔地设置于基板11且排成电源导电垫阵列p，电源导电垫阵列p与信号导电垫阵列s彼此电性隔绝，且每一电源导电垫21于电源导电垫阵列p都具有一行位置及一列位置。
127.关于该些行电源开关22与该些列电源开关23于基板11上的配置，其中对应电源导电垫阵列p的同一行位置的任二相邻的电源导电垫21之间设置一个行电源开关22，对应电源导电垫阵列p的同一列位置的二相邻的电源导电垫21之间设置一个列电源开关23。每一行电源开关22以及每一列电源开关23常态处于截止状态，当行电源开关22接收到导通的行控制信号时，行电源开关22从截止状态切换为导通状态。当列电源开关23接收到导通的列控制信号时，列电源开关23从截止状态切换为导通状态。
128.该些电源扩展引脚24互相间隔地设置于基板11且靠近于电源导电垫阵列p的两个相对的侧边p1及p2，而该些电源扩展引脚24中对应同一行位置的两者分别靠近该两侧边p1及p2。
129.该些电源扩展开关25互相间隔地设置于基板11且靠近于电源导电垫阵列p的该两侧边p1及p2，而该些电源扩展开关25中对应同一行位置的两者分别位于靠近该两侧边p1及p2的电源导电垫21与电源扩展引脚24之间。该些电源扩展开关25使得该些电源扩展引脚24分别与布置在该两侧边p1及p2的该些电源导电垫21可为相互连接。
130.关于图6的实施例，属于一种混合型开关阵列，其区分为信号型开关矩阵以及电源型开关矩阵，如此可以分别针对用途来提升各种开关的性能。例如，使用在电源传输的行电源开关与列电源开关需要较小的导通电阻，故通常选择较大尺寸的晶体管来制作。使用在信号传输的行信号开关与列信号开关通常选择较小尺寸的晶体管来制作，以便降低寄生电容。
131.图7为图6的阵列开关电路的运作示意图。共同参阅图1及图7，电源导电垫21a对应于电源导电垫阵列p的第一行位置以及第二列位置，且电性连接于第一晶片c1的第一电源接脚c12。电源导电垫21b对应于电源导电垫阵列p的第一行位置以及第三列位置。电源导电垫21c对应于电源导电垫阵列p的第二行位置以及第三列位置，且电源导电垫21c电性连接于第二晶片c2的第二电源接脚c23。电源导电垫21d对应于电源导电垫阵列p的第一行位置以及第四列位置，且电源导电垫21d电性连接于第二晶片c2的第三电源接脚c24。行电源开关22a连接于电源导电垫21a与电源导电垫21b之间，行电源开关22b连接于电源导电垫21b与电源导电垫21d之间，而列电源开关23a连接于电源导电垫21b与电源导电垫21c之间。假设用途上的需求，第一晶片c1的第一电源接脚c12需要电性连接于第二晶片c2的第二电源接脚c23，只需提供导通的行控制信号至行电源开关22a，以及提供导通的列控制信号至列电源开关23a时，可使行电源开关22a以及列电源开关23a均处于导通状态。如此一来，第一晶片c1的第一电源接脚c12电性连接于第二晶片c2的第二电源接脚c23。
132.图8为图6的阵列开关电路的另一运作示意图。共同参阅图1及图8，假设用途上的需求，第一晶片c1的第一电源接脚c12电性连接于第二晶片c2的第三电源接脚c24，只需提供导通的行控制信号至两个行电源开关22a以及22b，便可使行电源开关22a以及22b均处于导通状态。如此一来，第一晶片c1的第一电源接脚c12电性连接于第二晶片c2的第三电源接脚c24。
133.图9为本发明的阵列开关电路的第四实施例的示意图。阵列开关电路400包括第一基板31及第二基板41，第一基板31与第二基板41共平面且彼此相连接。第一基板31上设有多个第一信号导电垫32、多个第一行信号开关33、多个第一列信号开关34、多个第一信号扩展引脚35、以及多个第一信号扩展开关36，其中该些第一信号导电垫32互相间隔地设置于第一基板31且排列成第一信号导电垫阵列sa，而每一第一信号导电垫32于第一信号导电垫阵列sa中具有一行位置及一列位置。第一信号导电垫阵列sa的结构、连结关系与运作都类似于图2中的信号导电垫阵列s，在此不再赘述。
134.第一信号导电垫阵列sa具有四个侧边sa1-sa4，而该些第一信号扩展引脚35间隔地设置于第一基板31且靠近于该些侧边sa1～sa4。该些第一信号扩展引脚35中对应同一行位置的两者分别靠近该两侧边sa1及sa2，而该些第一信号扩展引脚35中对应同一列位置的
两者分别靠近该两侧边sa3及sa4。
135.第一信号扩展开关36间隔地设置于第一基板31且靠近该些侧边sa1～sa4。该些第一信号扩展开关36中对应同一行位置的两者分别靠近该两侧边sa1及sa2，而该些第一信号扩展开关36中对应同一列位置的两者分别靠近该两侧边sa3及sa4。该些第一信号扩展开关36使得该些第一信号扩展引脚35分别与布置在该些侧边sa1～sa4的该些第一信号导电垫32可为相互连接。
136.第二基板41上设有多个第二信号导电垫42、多个第二行信号开关43、多个第二列信号开关44、多个第二信号扩展引脚45、以及多个第二信号扩展开关46。该些第二信号导电垫42互相间隔地设置于第二基板41且排列成第二信号导电垫阵列sb，第二信号导电垫阵列sb具有四个侧边sb1-sb4，而每一第二信号导电垫42于第二信号导电垫阵列sb中具有一行位置及一列位置。至于第二行信号开关43、第二列信号开关44、第二信号扩展引脚45、以及第二信号扩展开关46于第二基板41上的配置方式类似于第一行信号开关33、第一列信号开关34、第一信号扩展引脚35、以及第一信号扩展开关36于第一基板31上的配置方式。
137.为了使第一基板31与第二基板41相互电性连接，第一基板31上布置在靠近第一信号导电垫阵列sa的侧边sa2的该些第一信号扩展引脚35分别与第二基板41上布置在第二信号导电垫阵列sb的侧边sb1的该些第二信号扩展引脚45相互连接。
138.关于图9的实施例，表示两个信号型阵列开关通过设置于边缘的信号扩展引脚，可在二维平面上进行东西向的扩展。然而图9的两个信号型阵列开关的扩展仅为一个范例，根据使用上的需求，本发明的其他实施例亦可通过多于两个的信号型阵列开关在二维平面上进行东西向及/或南北向的扩展，或者可通过两个以上的混合型阵列开关在二维平面上进行东西向及/或南北向的扩展。由此可知，本发明的阵列开关电路拥有极大的设计弹性。
139.图10为本发明第五实施例的阵列开关的示意图。第五实施例的阵列开关电路400a与第四实施例的阵列开关电路400大致相同，差异在于将靠近第一信号导电垫阵列sa的该两侧边sa2及sa4的第一信号扩展开关36去除而改为短路线路，以及将靠近第二信号导电垫阵列sb的该两侧边sb2及sb4的第二信号扩展开关46去除而改为短路线路。如此一来，当信号从第一基板31上的第一信号导电垫32传送至第二基板41上的第二信号导电垫42、或者从第二基板41上的第二信号导电垫42传送至第一基板31上的第一信号导电垫32，不需连续通过第一信号扩展开关36及第二信号扩展开关46，只需通过第二信号扩展开关46，藉此可提高信号的传输速度。
140.图11为本发明第六实施例的阵列开关电路的示意图。第六实施例的阵列开关电路500与第四实施例的阵列开关电路400大致相同，差异在于第一基板31与第二基板41非共平面而是纵向扩展，且第一基板31上的该些第一信号导电垫32分别通过多个导电穿孔v与第二基板41上的该些第二信号导电垫42相互连接。
141.关于图11的实施例，表示两个信号型阵列开关通过纵向延伸的导电穿孔v，可在三维平面上进行纵向的扩展。然而图11的两个信号型阵列开关的扩展仅为一个范例，根据使用上的需求，本发明的其他实施例亦可通过多于两个的信号型阵列开关在三维空间中进行纵向的扩展，或者可通过两个以上的混合型阵列开关在三维空间上进行纵向的扩展。
142.在其他实施例中，可通过多于两个的信号型阵列开关或混合型阵列开关同时于水平方向(如图10)以及纵向方向(如图11)进行扩展。
143.后续所记载开关元件的任一实施例，均可应用于阵列开关电路的行信号开关、列信号开关、行电源开关以及列电源开关。
144.图12为本发明第一实施例的开关元件的示意图。如图12所示，开关元件600包括第一晶体管61、第一反相器62以及第二反相器63，其中第一反相器62与第二反相器63的组合可视为缓冲器。第一晶体管61为金属氧化物半导体场效晶体管(mos晶体管)，其包含第一栅极端611、第一漏极端612、第一源极端613以及基体端614，第一栅极端611用于接收控制信号，而第一晶体管61依据控制信号的电压电平决定第一漏极端612与第一源极端613之间处于导通状态或截止状态。共同参阅图2与图12，假设开关元件600作为图2中的行信号开关13，则第一漏极端612与第一源极端613分别连接同一行位置上的两个信号导电垫12。假设开关元件600作为图2中的列信号开关14，则第一漏极端612与第一源极端613分别连接同一列位置上的两个信号导电垫12。
145.第一反相器62包含第二晶体管621以及第三晶体管622，第二晶体管621为mos晶体管且包含第二栅极端6211、第二漏极端6212以及第二源极端6213，而第三晶体管622为mos晶体管且包含第三栅极端6221、第三漏极端6222以及第三源极端6223。第二栅极端6211连接于第三栅极端6221以及第一漏极端612，且第二栅极端6211以及第三栅极端6221作为第一反相器62的第一输入端。第二漏极端6212连接于第三漏极端6222且第二漏极端6212以及第三漏极端6222作为第一反相器62的第一输出端。第二源极端6213用于接地，而第三源极端6223用于连接电压源vdd。
146.第二反相器63包含第四晶体管631以及第五晶体管632，第四晶体管631为mos晶体管且包含第四栅极端6311、第四漏极端6312以及第四源极端6313。第五晶体管632为mos晶体管且包含第五栅极端6321、第五漏极端6322以及第五源极端6323，第四栅极端6311连接于第五栅极端6321且第四栅极端6311与第五栅极端6321作为第二反相器63的第二输入端。第二反相器63的第二输入端连接于第一反相器62的第一输出端，第四漏极端6312连接于第五漏极端6322且第四漏极端6312与第五漏极端6322作为第二反相器63的第二输出端，而第二反相器63的第二输出端连接于第一晶体管61的基体端614。第四源极端6313用于接地，而第五源极端6323用于连接电压源vdd。
147.当输入信号输入至第一晶体管61的第一漏极端612以及第一反相器62的第一输入端时，输入信号通过第一反相器62以及第二反相器63的组合可调整第一晶体管61的基体端614的电压。根据mos晶体管的基体效应的公式：当mos晶体管的基体端电压可调整时，便可调整mos晶体管的临界电压(v
th
)。根据mos晶体管的电流公式：在vd不变的条件下，当v
th
因为基体端电压的变化而降低时，可使id上升以及电阻(r)下降。根据时间常数公式：τ＝rc，当r下降时，时间常数下降，晶体管的充放电速度就会加快，如此一来通道频宽得以提升。
148.图13为本发明第二实施例的开关元件的示意图。如图13所示，开关元件700包括第一晶体管71、第一反相器72以及第二反相器73，其中第一反相器72与第二反相器73的组合可视为缓冲器。第一晶体管71为mos晶体管且包含第一栅极端711、第一漏极端712、第一源
极端713以及基体端714，第一栅极端711用于接收控制信号，而第一晶体管71依据控制信号的电压电平决定第一漏极端712与第一源极端713之间处于导通状态或截止状态。
149.第一反相器72包含第二晶体管721以及第三晶体管722，第一反相器72类似图12的第一反相器62，其差别在于第一反相器72的第二晶体管721和第三晶体管722皆为双极性接面型晶体管(bjt晶体管)。第二反相器73包含第四晶体管731以及第五晶体管732，第二反相器73类似图12的第二反相器63，其差别在于第二反相器73的第四晶体管731和第五晶体管732皆为双极性接面型晶体管(bjt晶体管)。
150.当系统晶片封装结构中的各晶片之间的连接或者封装的i/o脚位之间的连接，因为用途上的需求要进行修改时，只需控制阵列开关电路中的行信号开关及列信号开关的导通状态及截止状态，便可达到重新设计各晶片之间的绕线或者封装的i/o脚位之间的绕线，无须重新设计导线重布层，达到减少产品开发时间以及降低研发成本的目标。此外，本发明的开关元件可应用于阵列开关电路中的行信号开关以及列信号开关，通过改变开关元件的晶体管的基体端电压来降低晶体管的临界电压。当晶体管的临界电压降低且晶体管的漏极电压不变时，流经晶体管的电流上升且晶体管的通道电阻下降。当通道电阻下降时，信号的时间常数下降，开关元件的晶体管的充放电速度就会加快，如此一来通道频宽得以提升。
151.当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。