脉宽调制解码器电路、对应设备及操作方法与流程

脉宽调制解码器电路、对应设备及操作方法
1.优先权
2.本技术要求于2020年12月28日提交的意大利第10202000032504号专利的优先权权益，其内容以法律允许的最大程度通过引用整体并入本文。
技术领域
3.本说明书涉及脉宽调制(pwm)解码器电路。
4.例如，根据一个或多个实施例的pwm解码器电路可以应用在收发器电路中以在控制器局域网(can)总线中使用，或者在用于驱动碳化硅(sic)功率级的驱动器电路中使用。


背景技术：

5.脉宽调制(pwm)是允许生成具有随时间可变化的平均电压值的信号的一种类型的数字信号调制。对于每个时间单位(即，对于pwm信号的每个周期)，这样的平均电压值取决于正脉冲的长度或持续时间与随后的负脉冲的长度或持续时间之间的比率。正脉冲的持续时间与整个pwm周期的持续时间之间的比率在概念上被称为pwm信号的占空比。
6.pwm调制可以用在那些通信协议中，其中信息根据数字信号的每个脉冲的持续时间被编码。
7.控制器局域网(can)总线是稳健的车辆总线标准，其被设计为允许耦合到总线的设备在它们之间进行通信。每个耦合到总线的设备可以以can帧顺序地传输数据，以使得如果多于一个的设备同时传输，则具有更高优先级的设备能够继续该传输，而其他设备将中断该传输。在can总线中交换的帧由耦合到总线的所有设备(包括传输设备)接收。
8.can xl是当前在自动化(cia)协会开发中的新标准，目标是扩展can fd标准的特征以处理更大的文件。can xl标准被设计为提供高达10mbit/s的净数据速率，同时保持can协议的优点和与can和can fd标准的互操作性。
9.已经提出使用pwm调制来编码can xl协议中的数字信息。在can总线上传输的pwm信号的每个周期可以编码信息位：例如，占空比等于第一值(例如，25％)可以编码第一二进制值(例如，“0”)，并且占空比等于第二值(例如，75％)可以编码第二二进制值(例如，“1”)。
10.在can协议中使用pwm调制可能是有利的，因为pwm编码可以比其他编码技术更容易解码(例如，比曼彻斯特编码更容易解码)。为了解码pwm信号，以下项是足够的：检测高脉冲的持续时间，检测两个连续上升沿之间的时间间隔的持续时间，将第一持续时间与第二持续时间进行比较以计算占空比值，并且根据计算的占空比将“数据零”或“数据一”二进制值与接收到的pwm周期相关联。
11.特别地，已经提出通过依赖于pwm调制的高速通信模式和依赖于常规非归零(nrz)调制的正常速度通信模式之间的切换操作来操作can xl总线。例如，耦合到can xl总线的设备可以包括微控制器和can收发器；微控制器可以经由单个txd连接将待经由can总线传输的一组数据位(1或0)以及标记通信到收发器，该标记指示传输是以具有pwm调制的高速还是以具有nrz调制的更低速度执行。
12.可以应用pwm调制的另一个领域是绝缘驱动器电路的实施例，例如用于驱动碳化硅(sic)功率元件，诸如包括一对sic晶体管的半桥布置。文档“ucc20225 2.5-kv
rms isolated dual-channel gate driver with single input in lga”(sluscv8a，2017年4月，由德州仪器在2018年2月修订)，其以引用方式并入本文，是这种应用领域的示例。
13.碳化硅功率元件通常在高电压(hv)处被偏置，而(逻辑)驱动电路装置通常在低电压(lv)处被偏置。出于安全原因，可能需要低电压电路部段与高电压电路部段之间的电流隔离(例如，电容性隔离)。此外，可能需要通过电容隔离屏障交换的命令信号的连续确认，以提供针对噪声的改进的稳健性。然而，通过电容隔离屏障的dc通信是不可能的，并且需要调制通信信号。
14.使用pwm调制是上述绝缘驱动器电路的上下文中的合适选择。然而，快速的时间响应是用于sic驱动器电路的期望特征。例如，用于sic驱动器电路的通信信道的总通信延迟可以优选地低于50ns。分配用于pwm信号的调制和解调的延迟预算可以是大约10ns的量级。因此，一个pwm循环的时间周期可以是大约10ns/2＝5ns的量级。
15.本领域已知的常规pwm解码器电路可能无法正确地解码具有短至5ns(即，200mhz的频率)的周期的pwm信号。本领域已知的某些pwm解码器电路包括第一低频解码信道和第二高频解码信道。文档“digital isolator design guide”(slla284a，2009年1月，由德州仪器在2014年11月修订)，其通过引用并入本文，是这种现有技术的示例。
16.低频信道适合于低速或dc信号，但可能不够快(例如，其可能不满足等于50ns的最大延迟时间的要求)。高频信道适合于高速信号，但在低速或dc信号下对噪声的抵抗可能不够可靠。另外，这种方法在需要双pwm通信信道的范围内可能是昂贵的。
17.应注意，两者在can收发器中使用并且在隔离驱动器电路中使用，以及在仅为了简洁起见而在本文中未考虑的其它应用中使用，此项技术中需要提供能够解码高频pwm信号的pwm解码器电路。例如，在本领域中需要提供一种具有宽频率响应(例如，从dc到150mbit/s)的单个pwm通信信道的pwm解码器电路。


技术实现要素：

18.一个或多个实施例可以涉及电路(例如，“双循环”脉宽调制(pwm)解码器电路)。
19.一个或多个实施例可以涉及对应的设备(例如，包括一对pwm解码器电路以提供“单循环”pwm解码器的电子设备)。
20.一个或多个实施例可以涉及操作电路和设备的对应方法。
21.根据一个或多个实施例的电路可以包括：输入节点，被配置为接收输入脉宽调制信号，输入脉宽调制信号在第一输入值与第二输入值之间切换；以及输出节点，被配置为提供根据输入信号的占空比在第一输出值与第二输出值之间切换的输出信号。该电路可以包括耦合在电源电压节点与接地电压节点之间的电流生成电路装置。电流生成电路装置可以被耦合到输入节点以接收输入信号并且可以耦合到电路的中间节点以根据输入信号的值将电流注入中间节点中或从中间节点吸收电流。电路可以包括电容，电容具有耦合到中间节点的第一端子，电容由电流生成电路装置生成的电流交替地充电和放电。电路可以包括耦合在中间节点与输出节点之间的比较器电路；比较器电路可以被配置为感测在中间节点处的电压信号，将所感测的电压信号与参考(例如，阈值)电压信号进行比较，并且根据比较
将输出节点驱动到第一输出值或第二输出值以生成输出信号。
22.因此，一个或多个实施例可以提供适于以高频对pwm信号进行解码的pwm解码器电路。
附图说明
23.现在将仅通过示例的方式参考附图来描述一个或多个实施例，其中：
24.图1a和1b是根据本说明书的一个或多个实施例的脉宽调制(pwm)解码器电路中的信号的时间图，
25.图2a是根据本说明书的实施例的pwm解码器电路的示例性电路框图，
26.图2b是根据本说明书的另一实施例的pwm解码器电路的示例性电路框图，
27.图2c是根据本说明书的另一实施例的pwm解码器电路的示例性电路框图，
28.图2d是根据本说明书的另一实施例的pwm解码器电路的示例性电路框图，
29.图2e是根据本说明书的另一实施例的pwm解码器电路的示例性电路框图；以及
30.图3是根据本说明书的一个或多个实施例的pwm解码器设备的示例性电路框图。
具体实施方式
31.在随后的描述中，示出了旨在提供对本说明书的实施例的示例的深入理解的一个或多个具体细节。可以在没有一个或多个具体细节的情况下或者通过其他方法、部件、材料等获得实施例。在其他情况下，未详细示出或描述已知的结构、材料或操作，使得实施例的某些方面将不被模糊。
32.在本说明书的框架中对“实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置、结构或特性被包括在至少一个实施例中。因此，在本说明书的一个或多个点中可能存在的诸如“在实施例中”或“在一个实施例中”的短语不一定指代一个和相同的实施例。此外，在一个或多个实施例中，可以以任何适当的方式组合特定的构形、结构或特性。
33.在整个附图中，除非上下文另有指示，否则相同的部分或元件用相同的附图标记来指示，并且为了简洁起见，对应的描述将不再重复。
34.本文使用的标题/引用仅为了方便而提供，并且因此不限定保护范围或实施例的范围。
35.本公开的一个或多个实施例涉及脉宽调制(pwm)解码器电路。pwm解码器电路接收输入pwm信号并提供输出数据信号，该输出数据信号根据pwm信号的每个周期的占空比来指示该周期是否携带逻辑零或逻辑一。例如，高于特定阈值的占空比可以指示逻辑一，并且低于该阈值的占空比可以指示逻辑零。可选地，阈值可以被设置为50％，但是其他值也是可能的。
36.图1a和图1b是例示了一个或多个实施例的工作原理的信号的时间图。特别地，图1a和图1b例示了输入信号pwm、中间信号vc(在pwm解码器电路内生成)和两个不同情况下的对应的输出信号data的时间行为。
37.在图1a和图1b中，示出了第一pwm周期(p＝1)，在第一pwm周期期间，中间信号vc被复位为参考值v
ref
。在复位阶段期间，输入信号pwm的值对中间信号vc的行为不具有影响(这
是由信号pwm的共存的高值和低值例示的“无关”条件)，并且输出信号data因此是无效的(由信号data的共存的高值和低值例示的无效条件)。在复位阶段之后的第二pwm周期(p＝2)期间，当输入信号pwm为高时，中间信号vc以受控速率减小，并且当输入信号pwm为低时，中间信号vc以受控速率(例如，与减小速率相同)增加。因此，第二pwm周期结束时的中间信号vc的值表示该周期期间pwm信号的占空比。通过将中间信号vc与参考值v
ref
进行比较来生成输出信号data。如果中间信号vc低于参考值v
ref
，则输出信号data为高；如果中间信号vc高于参考值v
ref
，则输出信号data为低。因此，在pwm循环结束时对输出信号数据的采样允许对对应的pwm周期所携带的信息进行解码。例如，在图1a中，第二pwm周期的占空比为高，因此在周期结束时data＝1；相反，在图1b中，第二pwm周期的占空比为低，因此在周期结束时data＝0。
38.图2a是如参考图1a和图1b所讨论的操作的pwm解码器电路20a的实施例的示例性电路框图。
39.如图2a所例示，pwm解码器电路20a包括被配置为接收输入脉宽调制信号pwm的输入节点200，以及被配置为提供输出信号data的输出节点202。输入信号pwm在具有恒定周期和可变占空比的第一值(例如，高)与第二值(例如，低)之间切换，以将信息位编码在每个pwm周期中。输出信号data根据输入信号pwm的占空比在相应的第一值(例如，高)与相应的第二值(例如，低)之间切换，以提供经解码的二进制信息。例如，输出信号data可以是低的以指示pwm信号的短占空比，编码逻辑0，并且可以是高的以指示pwm信号的长占空比，编码逻辑1。
40.pwm解码器电路20a包括耦合在电源电压节点v
dd
与接地电压节点gnd之间的电流生成电路装置22。电流生成电路装置22耦合到输入节点200以接收输入信号pwm，并且其耦合到电路20a的中间节点204。电流生成电路装置22被配置为根据输入信号pwm的值将电流注入中间节点204中或者从中间节点204吸收电流。如本文所例示的，当pwm＝0时可以将电流注入节点204中，并且当pwm＝1时可以从节点204吸收电流。
41.pwm解码器电路20a包括电容c(例如，电容)，电容c具有耦合到中间节点204的第一端子。电容c的第二端子可以耦合到接地电压节点gnd，使得电容c由电流生成电路装置22生成的电流交替地充电(例如，在pwm＝0时)和放电(例如，在pwm＝1时)。
42.pwm解码器电路20a包括耦合在中间节点204与输出节点202之间的比较器电路24。如本文中所例示，比较器电路24被配置为感测中间节点204处的电压信号vc，将电压信号vc与参考电压信号v
ref
进行比较，并且根据信号vc与v
ref
之间的比较而将输出节点202驱动到第一值(例如，高)或第二值(例如，低)。
43.电流生成电路装置22可以包括耦合在电源电压节点v
dd
与中间节点204之间的第一电子开关s1(例如，诸如mos晶体管的晶体管)以及耦合在中间节点204与接地电压节点gnd之间的第二电子开关s2(例如，诸如mos晶体管的晶体管)。当输入信号pwm假定为第二值(例如，低)时，第一开关s1可以被控制为导通的，并且当输入信号pwm假定为第一值(例如，高)时，第二开关s2可以被控制为导通的。例如，第一开关s1可以包括p型mos晶体管，并且第二开关s2可以包括n型mos晶体管，使得当pwm＝0时开关s1导通，并且当pwm＝1时开关s2导通。
44.电流生成电路装置22可以包括串联耦合到开关s1的电流生成器220h，以在开关s1导通时将电流ih注入中间节点204中。例如，电流发生器220h可以耦合在电源电压节点v
dd
与
开关s1之间，如在图2a中例示的，或者其可以耦合在开关s1与中间节点204之间。
45.类似地，电流生成电路装置22可以包括串联耦合到开关s2的电流发生器220l，以在开关s2导通时从中间节点204吸收电流i
l
。例如，电流发生器220l可以耦合在开关s2与接地电压节点gnd之间，如图2a所示，或者其可以耦合在中间节点204与开关s2之间。
46.如图2a所示，pwm解码器电路20a可以包括电压生成电路装置，该电压生成电路装置被配置为生成用于与中间信号vc进行比较的参考电压值v
ref
。例如，比较器电路24可以包括耦合在接地电压节点gnd与参考电压节点242之间的电压发生器240，以向其提供参考电压值v
ref
。
47.如图2a所示，比较器电路24可以包括放大器电路244(例如运算放大器或op-amp)，其具有耦合到中间节点204以感测电压信号vc的第一输入、耦合到参考电压节点242以感测参考电压值v
ref
的第二输入以及耦合到输出节点202以向其提供输出信号data的输出。例如，放大器244的反相输入可以耦合到中间节点204，并且放大器244的非反相输入可以耦合到参考电压节点242，使得当vc＞v
ref
时输出信号data被强制为低值，而当vc＜v
ref
时输出信号data被强制为高值。
48.如图2a所示，pwm解码器电路20a可以包括被配置为接收控制信号ev/rst的输入控制节点206。控制信号ev/rst可以在使pwm解码器电路进入“占空比评估阶段”的第一值(例如，高)与使pwm解码器电路进入“电容复位阶段”的第二值(例如，低)之间切换。在占空比评估阶段期间，中间节点204处的电压应当由根据电容c的电荷状态(即，根据输入信号pwm)的电容c两端的电压确定。在复位阶段期间，相反，中间节点204处的电压应被带到参考值，以便将存储到电容c中的电荷量复位为预定值，该预定值是后续占空比评估阶段的“起始点”。
49.因此，如图2a所示，pwm解码器电路20a可以包括电子开关s3，其耦合在中间节点204与参考电压节点242之间并且由控制信号ev/rst控制，使得当控制信号ev/rst具有第二值(例如，低)时，开关s3将中间节点204耦合到参考电压节点242(即，其变为导通)，并且当控制信号ev/rst具有第一值(例如，高)时，将中间节点204与参考电压节点242去耦(即，其变为不导通)。
50.例如，开关s3可以包括诸如mos晶体管的晶体管；在本文举例说明的情况下，开关s3是具有耦合在反相器26的输出处的栅极端子的n型mos晶体管。反相器26使其输入耦合到控制输入206，并且在其输出处提供控制信号ev/rst的反相副本。
51.本领域技术人员将理解，如在图2a中例示的pwm解码器电路20a根据参考图1a和图1b讨论的操作原理来操作。这种pwm解码器电路可以被称为“双循环pwm解码器”，因为它可以用于对输入信号pwm的每个第二pwm周期所携带的信息进行解码，只要在每个占空比评估之后需要激活复位阶段即可。
52.有利地，在已知的解决方案上，图2a中例示的pwm解码器电路20a依赖于利用两个电流(电荷ih、放电i
l
)的单个电容c的使用，而不是使用具有两个充电电流的两个电容。因此，电容c上的单个电压vc可以与参考电压v
ref
进行比较，而不是针对两个单独的电容使用双输入比较器，并且简单的固定输入阈值比较器244可以更快地操作。
53.应注意，在如在图2a中例示的pwm解码器电路20a中，操作的准确性可以取决于电流源220h和220l的匹配、取决于差分比较器244的偏移以及取决于差分比较器244的速度。在使用单个电容的范围内，操作的准确性可以独立于电容的任何匹配问题。
54.图2b是如参考图1a和图1b所讨论的操作的pwm解码器电路20b的另一实施例的示例性电路框图。如预期的，参考图2a的电路20a已经公开的部件或元件用相同的标号/数字表示。特别地，将主要通过指示关于图2a的实施例的差异来描述图2b的实施例，同时仅为了简洁而避免不必要的重复。
55.如在图2b中例示的，pwm解码器电路20b在“占空比评估阶段”和“电容复位阶段”之间的切换可以由耦合在中间节点204yu1输出节点202之间并且由控制信号ev/rst控制的开关s3’获得，使得当控制信号ev/rst具有第二值(例如，低)时，开关s3’将中间节点204耦合到输出节点202(即，其变为导通)，并且当控制信号ev/rst具有第一值(例如，高)时，将中间节点204与输出节点202去耦(即，其变为不导通)。例如，开关s3’可以包括诸如mos晶体管的晶体管；在本文所例示情况下，开关s3’是具有耦合在反相器26的输出处的栅极端子的n型mos晶体管。
56.有利地，在图2b中例示的pwm解码器电路20b中，简单的固定输入阈值比较器244可以在闭环配置中驱动电容c，从而消除输入偏移电压。
57.因此，在如图2b所例示的pwm解码器电路20b中，操作的准确性可以取决于电流源220h和220l的匹配以及取决于差分比较器244的速度。在使用单个电容的范围内，操作的准确度可以独立于电容的任何匹配问题，并且在差分比较器244的偏移在“复位阶段”期间被取消的范围内，操作的准确度可以独立于差分比较器244的偏移。
58.图2c是如参考图1a和图1b所讨论的操作的pwm解码器电路20c的另一实施例的示例性电路框图。如预期的，参考图2a、2b的电路20a、20b已经公开的部件或元件用相同的参考/数字指示。特别地，将主要通过指示关于图2b的实施例的差异来描述图2c的实施例，同时仅为了简洁而避免不必要的重复。
59.如图2c所示，pwm解码器电路20c的比较器电路24可以包括耦合在中间节点204与输出节点202之间的反相器布置。反相器设备包括：第一晶体管m1(例如，p型mos晶体管)，其具有耦合在电源电压节点v
dd
与输出节点202之间的电流路径；以及第二晶体管m2(例如，n型mos晶体管)，其具有耦合在输出节点202与接地电压节点gnd之间的电流路径。晶体管m1和m2的控制节点(例如，栅极端子)耦合到中间节点204，使得晶体管m1和m2的电导率由信号vc的值控制。
60.通过依赖于这样的反相器布置，将中间节点204处的电压信号vc与参考电压v
ref
进行比较，该参考电压v
ref
近似等于电源电压v
dd
的一半(即，v
ref
≈v
dd
/2)，以生成输出信号data：当vc＞v
dd
/2时，输出信号data被强制为低值，而当vc＜v
dd
/2时，输出信号data被强制为高值。
61.有利地，与依赖于例如使用放大器电路作为比较器的其他解决方案相比，图2c中例示的pwm解码器电路20c可以操作信号vc与参考值v
ref
之间的更快比较。
62.在如图2c所例示的pwm解码器电路20c中，操作的准确性可以取决于电流源220h和220l的匹配以及取决于反相器比较器m1、m2的(高)速度。在使用单个电容的范围内，操作的准确性可以独立于电容的任何匹配问题，并且在反相器比较器m1、m2的偏移在“复位阶段”期间被取消的范围内，操作的准确性可以独立于反相器比较器m1、m2的偏移。
63.图2d是如参考图1a和图1b所讨论的操作的pwm解码器电路20d的另一实施例的示例性电路框图。如预期的，参考图2a、2b、2c的电路20a、20b、20c已经公开的部件或元件用相
同的参考/数字指示。特别地，将主要通过指示关于图2c的实施例的差异来描述图2d的实施例，同时仅为了简洁而避免不必要的重复。
64.如图2d所示，代替电流发生器220h和220l，pwm解码器电路20d的电流生成电路装置22可以包括耦合在开关s1和s2的公共端子与中间节点204之间的电阻r(例如，电阻器)。如图2d所示，在开关s1和s2分别用p-mos晶体管和n-mos晶体管实现的情况下，晶体管s1和s2的公共节点可以是耦合晶体管s1和s2的漏极端子的节点。
65.有利地，在图2d中例示的pwm解码器电路20d中，用于对电容c进行充电/放电的充电/放电电流可以比在其他解决方案中更快速地被激活。
66.在如图2d所例示的pwm解码器电路20d中，操作的准确性可取决于反相器比较器m1、m2的偏移(因为电容c的充电/放电电流仅在电压vc的复位值精确地等于v
dd
/2的情况下是相同的)并且取决于反相器比较器m1、m2的(高)速度。有利地，在单个电阻器r用作电流源(与开关s1、s2组合)并且使用单个电容c的范围内，操作的准确度可以独立于电流源的任何匹配问题和电容的任何匹配问题。
67.图2e是如参考图1a和图1b所讨论的操作的pwm解码器电路20e的另一实施例的示例性电路框图。如预期的，参考图2a、图2b、图2c、图2d的电路20a、20b、20c、20d已经公开的部件或元件用相同的标号/数字指示。特别地，将主要通过指示关于图2d的实施例的差异来描述图2e的实施例，同时仅为了简洁而避免不必要的重复。
68.如在图2e中例示的，经由电流生成电路装置22交替地充电和放电的电容c可以具有耦合到中间节点204的第一端子和耦合到输出节点202(例如，经由反相缓冲级28)而不是接地电压节点gnd的第二端子，依赖于所谓的米勒配置。
69.另外，反相级27可以被包括在输入节点200与电流生成电路装置22的控制节点之间的输入信号pwm的传播路径中。电容c以米勒配置布置，与反相输入和输出级27和28组合，依照本文公开的一般操作原理确定pwm解码器电路20e的操作。
70.在如图2e所例示的pwm解码器电路20e中，操作的准确性可以取决于反相器比较器m1、m2的偏移(因为电容c的充电/放电电流仅在电压vc的复位值等于v
dd
/2的情况下是相同的)并且取决于反相器比较器m1、m2的(高)速度。有利地，在单个电阻器r用作电流源(与开关s1、s2组合)并且使用单个电容c的范围内，操作的准确度可以独立于电流源的任何匹配问题和电容的任何匹配问题。
71.本领域技术人员将理解，如在图2a至图2e中例示的pwm解码器电路的各种实施例根据参考图1a和图1b讨论的操作原理操作，并且它们全部操作为“双循环pwm解码器”。每个双循环pwm解码器电路通过在某个pwm循环期间复位控制电压vc并且在下一个pwm循环期间评估pwm占空比来操作。
72.因此，本公开的一个或多个实施例可以涉及包括两个pwm解码器电路的设备，该两个pwm解码器电路以一个pwm循环的相对时间移位进行操作，如在图3中例示的，以便对包含在输入pwm信号的所有循环中的信息进行解码。
73.图3是根据一个或多个实施例的包括第一pwm解码器电路201和第二pwm解码器电路201的“单循环pwm解码器”设备30的示例性电路框图。pwm解码器设备30还包括控制电路32和多路复用器电路34。
74.如图3所示，第一pwm解码器电路201的输入节点和第二pwm解码器电路202的输入节
点耦合到设备30的公共输入节点300以接收公共输入脉宽调制信号pwm。控制电路32被配置为驱动第一pwm解码器电路201和第二pwm解码器电路202，使得它们在互补时间间隔期间评估公共输入信号pwm的占空比。每个互补时间间隔对应于公共输入信号的周期。
75.例如，控制电路32可以包括d触发器，d触发器具有耦合到输入节点300以接收输入信号pwm的时钟输入、耦合到第一pwm解码器电路201的控制输入的数据输出q、耦合到第二pwm2解码器电路202的控制输入的反相数据输出以及耦合到反相数据输出的数据输入d。
76.如在图3中例示的，复用器电路34可以被配置为在对应的解码器电路评估公共信号pwm的占空比的每个pwm周期(例如，在每个pwm评估循环的结束时)将第一解码器电路201的输出信号data1或第二解码器电路201的输出信号data2交替地传播到设备30的公共输出节点302。例如，当控制信号q等于1时，复用器34可以传播信号data1，并且当控制信号q等于0时，复用器34可以传播信号data2。
77.如在图3中例示的，pwm解码器设备30可以包括另外的d触发器36，该另外的d触发器36由输入信号pwm计时并且被配置为将来自多路复用器34的输出信号传播到公共输出节点302，由此提供在输入信号pwm的边沿被正确采样的输出信号data(即，在每个pwm周期结束，当信号data1和data2正确地指示由输入信号pwm编码的二进制值时)。
78.根据一个或多个实施例，本公开的一个或多个实施例可以涉及pwm解码器电路或pwm解码器设备的操作的对应方法。
79.如本文所例示的，操作根据一个或多个实施例的电路的方法可以包括：
[0080]-在电路的输入节点处接收输入脉宽调制信号，输入脉宽调制信号在相应的第一值与相应的第二值之间切换；
[0081]-在电路的输出节点处提供输出信号，输出信号根据输入脉宽调制信号的占空比在相应的第一值与相应的第二值之间切换；
[0082]-根据输入脉宽调制信号的值而将电流注入电路的中间节点中或从电路的中间节点吸收电流，由此交替地对电路的电容进行充电和放电；
[0083]-感测电路的中间节点处的电压信号；
[0084]-将感测到的电压信号与参考电压信号进行比较；以及
[0085]-根据比较，将电路的输出节点驱动到相应的第一值或相应的第二值，以生成输出信号。
[0086]
如本文所例示的，根据一个或多个实施例的操作设备的方法可以包括：
[0087]-在设备的公共输入节点处接收公共输入脉宽调制信号；
[0088]-驱动设备的第一解码器电路及第二解码器电路，以在互补时间间隔期间评估公共输入脉宽调制信号的占空比，互补时间间隔中的每个互补时间间隔对应于公共输入脉宽调制信号的周期，以生成相应输出信号；及
[0089]-在对应的解码器电路评估公共输入脉宽调制信号的占空比的互补时间间隔中的每个互补时间间隔期间，交替地将第一解码器电路的输出信号或第二解码器电路的输出信号传播到设备的公共输出节点。
[0090]
本领域技术人员将理解，在不脱离本发明的范围的情况下，本文中参考特定实施例公开的特征中的一个或多个特征可以适当地与参考实施例公开的其他特征组合。
[0091]
例如，图2d中例示的电流生成电路装置22可以被提供在如在图2a、图2b和图2c中的任一个中例示的pwm解码器电路中。作为另一示例，图2e中例示的米勒配置可以被提供在如在图2b、图2c和图2d中的任一个中例示的pwm解码器电路中。
[0092]
因此，如本文所公开的一个或多个实施例可以在快速pwm解码领域中提供以下优点中的一个或多个优点：
[0093]-解码短至5ns的循环的pwm信号，其具有最大延迟的一个循环，可能以160nmcmos技术实现；；
[0094]-依赖于具有比较器功能的反相器布置m1、m2来增加比较速度；
[0095]-依赖于具有电流发生器功能的电阻器r，增加电容c的充电/放电速度；以及
[0096]-提供在sic驱动器电路中具有从dc直到例如150mbit/s的信号带宽的单个通信信道的可能性。
[0097]
在没有对基本原理的偏见的情况下，相对于仅作为示例而描述的内容，细节和实施例甚至可以显著地变化，而不脱离保护范围。
[0098]
权利要求是在此关于实施例提供的技术教导的组成部分。
[0099]
保护范围由所附权利要求确定。