具有改进的功率性能面积和可测试性设计的三模冗余触发器的制作方法

本公开的方面总体上涉及数据触发器，并且具体而言，涉及具有改进的功率性能区域(ppa)属性和可测试性设计(dft)能力的三模冗余触发器。

背景技术：

1、数据触发器被用在计算电路中，以通过各种子电路和组合逻辑顺序递送数据。在顺序传送期间由触发器保留的数据可受到噪声(诸如地面辐射)的影响。例如，指向触发器节点的地面辐射可以使触发器无意中改变状态或翻转(例如，从逻辑一(1)到逻辑零(0)，或者反之亦然)。这有时被称为单事件扰乱(seu)。如果在诸如汽车或航空电子系统的安全相关系统中采用这类触发器，则一个或多个触发器(例如，一个或多个seu)的状态的意外变化的后果可严重危及依赖这类系统的人的安全。

技术实现思路

1、以下给出了一个或多个实施方式的简化概述，以便提供对这些实施方式的基本理解。该
技术实现要素：
不是对所有预期实施方式的广泛综述，并且既不旨在标识所有实施方式的关键或重要元素，也不描绘任何或所有实施方式的范围。其唯一目的是以简化的形式呈现一个或多个实施方式的一些概念，作为稍后呈现的更详细描述的序言。

2、本公开的一个方面涉及一种装置。该装置包括一组主门锁存电路，分别包括用以接收第一数字信号的第一组输入端和接收时钟的第二组输入端；以及表决逻辑电路，包括分别耦合到该一组主门锁存电路的一组输出端的一组输入端，以及基于第一数字信号生成第二数字信号的输出端。

3、本公开的另一方面涉及一种装置。该装置包括一组主门锁存电路，被配置为：响应于时钟的第一边沿，分别接收第一组数字信号；以及响应于时钟的第二边沿锁存第一组数字信号；以及表决逻辑电路，其被配置为：接收经锁存的第一组数字信号；以及基于经锁存的第一组数字信号的多数逻辑电平生成第二数字信号。

4、本公开的另一方面涉及一种方法。该方法包括响应于时钟的第一边沿，分别接收第一组数字信号；以及响应于时钟的第二边沿，分别锁存第一组数字信号；以及基于经锁存的第一组数字信号的多数逻辑电平生成第二数字信号。

5、为实现前述及相关目标，一个或多个实施方式包括下文充分描述并在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施方式的某些说明性方面。然而，这些方面仅指示了可采用各种实施方式的原理的各种方式中的几种，并且描述实施方式旨在包括所有这些方面及其等同物。

技术特征：

1.一种装置，包括：

2.根据权利要求1所述的装置，其中所述主门锁存电路中的每个主门锁存电路包括：

3.根据权利要求2所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述主钟控门包括：

4.根据权利要求2所述的装置，其中所述主锁存器包括：

5.根据权利要求4所述的装置，其中所述非钟控反相器包括：

6.根据权利要求5所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述钟控反相器包括：

7.根据权利要求6所述的装置，其中所述第三fet、所述第四fet、所述第五fet和所述第六fet中的每个fet被配置有第一有效沟道宽长比(w/l)，并且其中所述第一fet和所述第二fet中的每个fet被配置有不同于所述第一w/l的第二有效w/l。

8.根据权利要求7所述的装置，其中所述第一有效w/l基本上是所述第二有效w/l的两倍。

9.根据权利要求6所述的装置，其中所述钟控反相器进一步包括耦合在所述第一电压轨与所述第三fet之间的第七fet，其中所述第七fet包括用以接收复位信号的栅极。

10.根据权利要求4所述的装置，其中所述主锁存器进一步包括耦合在所述第一节点与电压轨之间的场效应晶体管(fet)，其中所述fet包括用以接收复位信号的栅极。

11.根据权利要求4所述的装置，其中所述主锁存器进一步包括：

12.根据权利要求11所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述第一负反馈电路包括：

13.根据权利要求11所述的装置，其中所述第二负反馈电路包括：

14.根据权利要求1所述的装置，其中所述表决逻辑电路包括：

15.根据权利要求1所述的装置，进一步包括从锁存器，所述从锁存器包括耦合到所述表决逻辑电路的所述输出端的第一节点以及用以接收所述时钟的输入端。

16.根据权利要求15所述的装置，其中所述从锁存器包括：

17.根据权利要求16所述的装置，其中所述非钟控反相器包括：

18.根据权利要求17所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述钟控反相器包括：

19.根据权利要求18所述的装置，其中所述第三fet、所述第四fet、所述第五fet和所述第六fet中的每个fet被配置有第一有效沟道宽长比(w/l)，并且其中所述第一fet和所述第二fet中的每个fet被配置有不同于所述第一w/l的第二有效w/l。

20.根据权利要求19所述的装置，其中所述第一有效w/l基本上是所述第二有效w/l的两倍。

21.根据权利要求18所述的装置，其中所述钟控反相器进一步包括耦合在所述第一电压轨与所述第三fet之间的第七fet，其中所述第七fet包括用以接收复位信号的栅极。

22.根据权利要求16所述的装置，其中所述从锁存器进一步包括耦合在所述第二节点与电压轨之间的场效应晶体管(fet)，其中所述fet包括用以接收复位信号的栅极。

23.根据权利要求16所述的装置，其中所述从锁存器进一步包括：

24.根据权利要求23所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述第一负反馈电路包括：

25.根据权利要求23所述的装置，其中所述第二负反馈电路包括：

26.根据权利要求16所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述表决逻辑电路包括：

27.根据权利要求1所述的装置，进一步包括可测试性设计(dft)电路，分别耦合在所述一组主门锁存电路的所述一组输出端中的一个或多个输出端与所述表决逻辑电路的所述一组输入端中的一个或多个输入端之间。

28.根据权利要求27所述的装置，其中所述dft电路包括：

29.根据权利要求28所述的装置，其中所述dft电路进一步包括第二或非门，所述第二或非门包括第一输入端、第二输入端以及输出端，所述第一输入端用以接收第二移位信号，所述第二输入端耦合到所述一组主门锁存电路的所述一组输出端中的第三输出端，所述输出端耦合到所述表决逻辑电路的所述一组输入端中的第三输入端。

30.根据权利要求1所述的装置，进一步包括一组多路复用器，所述一组多路复用器包括：

31.根据权利要求1所述的装置，进一步包括脉冲发生器，所述脉冲发生器包括耦合到所述一组主门锁存电路的所述第二组输入端的输出端，其中所述时钟包括占空比小于50％的脉冲时钟。

32.一种装置，包括：

33.根据权利要求32所述的装置，其中所述表决逻辑电路被配置为响应于所述时钟的所述第二边沿生成所述第二数字信号。

34.根据权利要求33所述的装置，进一步包括从锁存器，所述从锁存器被配置为：

35.根据权利要求32所述的装置，进一步包括脉冲发生器，所述脉冲发生器被配置为将所述时钟生成为具有小于50％的占空比的脉冲时钟。

36.根据权利要求32所述的装置，进一步包括可测试性设计(dft)电路，所述dft电路被配置为向所述表决逻辑电路提供一组测试数字信号，以允许所述表决逻辑电路响应于经锁存的所述第一组数字信号中的一个数字信号的切换来切换所述第二数字信号。

37.一种方法，包括：

38.根据权利要求37所述的方法，其中响应于所述时钟的所述第二边沿生成所述第二数字信号。

39.根据权利要求38所述的方法，进一步包括：

40.根据权利要求37所述的方法，进一步包括将所述时钟生成为占空比小于50％的脉冲时钟。

41.根据权利要求37所述的方法，进一步包括向所述表决逻辑电路提供一组测试数字信号，以允许所述表决逻辑电路响应于经锁存的所述第一组数字信号中的一个数字信号的切换来切换所述第二数字信号。

技术总结
一种TMR触发器(300)，包括一组主门锁存电路(320、340)，该一组主门锁存电路包括用以接收第一数字信号(D)的第一组输入端和接收时钟(CLK)的第二组输入端；以及表决电路(330)，包括耦合到该一组主门锁存电路的一组输出端的一组输入端，以及基于第一数字信号生成第二数字信号的输出端。

技术研发人员：H·劳,R·F·H·格林
受保护的技术使用者：高通股份有限公司
技术研发日：
技术公布日：2024/1/12