一种基于相差的三模时钟产生电路的制作方法
【技术领域】
[0001]本发明涉及硬件电路设计领域，具体为一种基于相差的三模时钟产生电路。
【背景技术】
[0002]基于航天可靠性要求，防止单粒子瞬态(SET)错误和单粒子翻转(SEU)引起错误操作，芯片设计采用基于时钟相差三模冗余寄存器结构设计，但是现有的基于相差的三模时钟产生电路都存在如下的问题，无法根据对抗辐照要求不同的应用环境，对时钟相差值进行配置，使系统应用范围较窄；时钟产生电路中可能存在SET或SEU的单点故障，当发生单点故障时，三模时钟会发生错误，将直接导致系统运行错误。从而导致现有技术中的三模时钟产生电路的可靠性差，通用性较弱。
【发明内容】
[0003]针对现有技术中存在的问题，本发明提供一种能够配置产生不同相差的三模时钟，且当发生SET和SEU单点故障时，可有效对单点故障进行容错的基于相差的三模时钟产生电路。
[0004]本发明是通过以下技术方案来实现:
[0005]一种基于相差的三模时钟产生电路，包括输入端分别连接时钟elk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clkl、clk2和clk3，其中clk2和clkl的相位差与clk3和clk2的相位差相同；
[0006]时钟选择电路包括选择器，时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟；
[0007]第一路时钟选择电路中的选择器muxl的低电平输入端和高电平输入端均连接时钟 elk ；
[0008]第二路时钟选择电路中的选择器mux2的低电平输入端通过延时单元DO连接时钟elk，高电平输入端通过延时单元Dl连接时钟elk ；
[0009]第三路时钟选择电路中的选择器mux3的低电平输入端通过串联的延时单元D2和延时单元D3连接时钟elk，高电平输入端通过串联的延时单元D4和延时单元D5连接时钟
clko
[0010]优选的，延时单元D0、D2和D3的延时长度相等，延时单元D1、D4和D5的延时长度相等。
[0011]优选的，容错电路包括延时单元和与/或门；与/或门的一个输入端连接时钟产生控制信号Ctrl，另一个输入端经延时单元连接时钟产生控制信号Ctrl，与/或门的输出端输出对应的容错处理信号。
[0012]进一步，当时钟产生控制信号Ctrl为低电平有效时，容错电路包括延时单元和或门，或门的输出端输出低电平容错处理信号ctrl_low。
[0013]进一步，当时钟产生控制信号Ctrl为对于高电平有效时，容错电路包括延时单元和与门，与门的输出端输出高电平容错处理信号ctrl_high。与现有技术相比，本发明具有以下有益的技术效果:
[0014]本发明基于相差的三模时钟产生电路，通过相差选择信号delaysel对时钟相差值进行配置能够适用于不同的应用环境，同时通过三路时钟选择电路的设置能够有效防止产生的基于相差的三模时钟由于SET和SEU现象引起的系统错误，当三模时钟有一个时钟路发生单点故障时，对系统无影响，可有效保证系统的正常运行，增强芯片抗辐照能力，通用性强。
[0015]进一步的，通过对延时单元延时长度的控制，能够满足三模时钟不同相位差的要求。
[0016]进一步的，通过容错电路对低电平或高电平进行容错处理，当Ctrl发生SET或SEU的单点故障时，仍然保证三模时钟中两个时钟的正确性，由于使用三模冗余寄存器设计，可以保证系统的正常运行。
【附图说明】
[0017]图1为本发明实例中所述的基于相差的三模时钟产生电路的电路图。
[0018]图2为本发明实例中所述的低电平有效时钟产生控制信号的容错电路。
[0019]图3为本发明实例中所述的高电平有效时钟产生控制信号的容错电路。
【具体实施方式】
[0020]下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
[0021]本发明基于相差的三模时钟产生电路，如图1所示，其输入时钟为clk，输出三模时钟分别为clkl、clk2和clk3，D0-D5为基于相差的延时单元，根据相差选择信号delaysel选择不同的相差值。当delaysel为O时，clkl和clk2之间相差为DO，clkl和clk2之间相差为D2+D3，其中D2 = D3 = DO ;当delaysel为I时，clkl和clk2之间相差为Dl，clkl和clk2之间相差为D4+D5，其中D4 = D5 = D1。相差的延时根据具体应用设置，也可以设置为O ;delaySel的位数也可以根据具体应用进行增加，以对多种相差进行选择，适用于不同的应用环境。当在航天或对抗辐照要求高的环境下使用时，选用大的时钟相差值，防止SET现象引起系统瘫痪，增强芯片抗辐照能力；当在地面或对抗辐照要求低的环境下使用时，选用小的时钟相差值，有效增加系统的运行频率，提高性能。
[0022]经过delaysel作为选择端的多路选择器产生的三模时钟分别为clkl_t、clk2_t和clk3_t。无论delaysel为O还是1，对于clkl_t都选择clk，此处clkl_t的产生仍然使用多路选择器电路，保证clkl_t与clk2_t和clk3_t时钟相位的一致性。其中，clkl_t、clk2_t和clk3_t经过时钟I产生逻辑电路、时钟2产生逻辑电路和时钟3产生逻辑电路分别产生clkl、clk2和clk3。时钟1/2/3产生逻辑的时钟产生控制信号ctrl作为单点故障分别经容错电路1/2/3容错后再作为时钟1/2/3产生逻辑电路的输入。
[0023]如时钟产生控制信号ctrl低有效，容错电路对低电平进行容错处理；如时钟产生控制信号ctrl高有效，容错电路对高电平进行容错处理。当ctrl发生SET或SEU的单点故障时，仍然保证三模时钟中两个时钟的正确性，由于使用三模冗余寄存器设计，能够保证系统的正常运行。
[0024]本发明中三模时钟clkl、clk2和clk3的产生采用三套电路实现，当DO、DU D2、D3、D4、D5、muxl、mux2、mux3、容错电路1/2/3、时钟1/2/3产生逻辑电路中某一个发生SET或SEU的单点故障时，仍然保证三模时钟中两个时钟的正确性，由于使用三模冗余寄存器设计，可以保证系统的正常运行。
[0025]本发明在运行时，如图1所示，相差选择信号delaysel连接选择器muxl/2/3的选择端，时钟clk连接muxl的O端和I端，连接DO、Dl、D2、D4的输入。DO的输出连接mux2的O端，Dl的输出连接mux2的I端，D2的输出clkdO连接D3的输入，D3的输出连接mux3的O端，D4的输出clkdl连接D5的输入，D5的输出连接mux3的I端。muxl的输出clkl_t连接时钟I产生逻辑的输入，mux2的输出clk2_t连接时钟2产生逻辑的输入，mux3的输出clk3_t连接时钟3产生逻辑的输入。时钟产生控制信号ctrl连接容错电路1、容错电路2、容错电路3的输入，容错电路I输出容错处理信号ctrl I，容错电路2输出容错处理信号ctrl2，容错电路3输出容错处理信号ctrl3。ctrll连接时钟I产生逻辑电路的输入，ctrl2连接时钟2产生逻辑的输入电路，ctrl3连接时钟3产生逻辑的输入电路。时钟I产生逻辑电路输出clkl，时钟2产生逻辑电路输出clk2，时钟3产生逻辑电路输出clk3。
[0026]如图2所示，对于低电平有效的时钟产生控制信号ctrl的容错电路，ctrl连接延时单元I的输入，延时单元I的输出ctrl_dl连接或门的第一输入，Ctrl连接或门的第二输入，或门输出ctrl_low。
[0027]如图3所示，对于高电平有效的时钟产生控制信号ctrl的容错电路，ctrl连接延时单元2的输入，延时单元2的输出ctrl_d2连接与门的第一输入，ctrl连接与门的第二输入，与门输出ctrl_high。
[0028]将本发明应用于一款基于时钟相差三模冗余寄存器结构设计的SoC中，该SoC使用了本发明中的可靠的基于相差的三模时钟产生电路，使SoC抗单粒子效应更强，抗单粒子翻转概率< lE-llError/Bit/Day (在90%最坏GEO轨道条件下)，稳定可靠，性能高效。
【主权项】
1.一种基于相差的三模时钟产生电路，其特征在于，包括输入端分别连接时钟Clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clkl、clk2和clk3，其中clk2和clkl的相位差与clk3和clk2的相位差相同； 所述的时钟选择电路包括选择器，时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟； 第一路时钟选择电路中的选择器muxl的低电平输入端和高电平输入端均连接时钟elk ； 第二路时钟选择电路中的选择器mux2的低电平输入端通过延时单元DO连接时钟elk，高电平输入端通过延时单元Dl连接时钟elk ； 第三路时钟选择电路中的选择器mux3的低电平输入端通过串联的延时单元D2和延时单元D3连接时钟elk，高电平输入端通过串联的延时单元D4和延时单元D5连接时钟elk。2.根据权利要求1所述的一种基于相差的三模时钟产生电路，其特征在于，延时单元D0、D2和D3的延时长度相等，延时单元D1、D4和D5的延时长度相等。3.根据权利要求1所述的一种基于相差的三模时钟产生电路，其特征在于，所述的容错电路包括延时单元和与/或门；与/或门的一个输入端连接时钟产生控制信号ctrl，另一个输入端经延时单元连接时钟产生控制信号ctrl，与/或门的输出端输出对应的容错处理信号。4.根据权利要求3所述的一种基于相差的三模时钟产生电路，其特征在于，当时钟产生控制信号ctrl为低电平有效时，容错电路包括延时单元和或门，或门的输出端输出低电平容错处理信号ctrl_low。5.根据权利要求3所述的一种基于相差的三模时钟产生电路，其特征在于，当时钟产生控制信号ctrl为对于高电平有效时，容错电路包括延时单元和与门，与门的输出端输出高电平容错处理信号ctrl_high。
【专利摘要】本发明一种能够配置产生不同相差的三模时钟，且当发生SET和SEU单点故障时，可有效对单点故障进行容错的基于相差的三模时钟产生电路；其包括输入端分别连接时钟clk的三路时钟选择电路，三路时钟选择电路分别输出不同相位的三模时钟clk1、clk2和clk3，其中clk2和clk1的相位差与clk3和clk2的相位差相同；时钟选择电路包括选择器，时钟产生逻辑电路和容错电路；选择器的选择端连接相差选择信号delaysel，容错电路的输入端连接时钟产生控制信号ctrl，时钟产生逻辑电路的输入端分别连接选择器的输出端和容错电路的输出端，时钟产生逻辑电路的输出端输出对应的一路三模时钟。
【IPC分类】H03K5/15
【公开号】CN104917498
【申请号】CN201510309684
【发明人】张丽娜, 赵翠华, 娄冕, 崔媛媛, 张春妹
【申请人】中国航天科技集团公司第九研究院第七七一研究所
【公开日】2015年9月16日
【申请日】2015年6月5日