时钟幅度加倍电路的制作方法
【专利摘要】本发明公开了一种时钟幅度加倍电路，其两个电容的第一电极分别接正反相输入时钟信号，反相输出时钟信号通过NMOS管接地、通过PMOS管接第二电容的第二电极并受正相输入时钟控制；正相输出时钟信号通过NMOS管接地、通过PMOS管接第一电容的第二电极并受反相输入时钟控制。第一和第二电容的第二电极分别通过门极电压自举控制的PMOS管连接到电源电压，两个PMOS管的门极分别通过一个NMOS管接地以及一个PMOS管接对应的电容的第二电极并受对应的输入时钟控制，传输时两个PMOS管的门极电压为0，能有效传输；隔断时，门极电压为对应的电容的第二电极的升高后的电压，能完全隔断。本发明能在理想情况下实现时钟信号幅度加倍。
【专利说明】时钟幅度加倍电路
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种时钟幅度加倍电路。
【背景技术】
[0002]如图1所示，是现有时钟幅度加倍电路的示意图；现有时钟幅度加倍电路，包括:
[0003]第一 NMOS管NO、第一 PMOS管PO和第一电容CO，所述第一 NMOS管NO的栅极、所述第一 PMOS管PO的栅极和所述第一电容CO的第一极板都连接正相输入时钟信号CLK，所述第一 NMOS管NO的源极接地，所述第一 NMOS管NO和所述第一 PMOS管PO的漏极连接在一起并输出反相输出时钟信号CLKHB。
[0004]第二 NMOS管N1、第二 PMOS管Pl和第二电容Cl，所述第二 NMOS管NI的栅极、所述第二 PMOS管Pl的栅极和所述第二电容Cl的第一极板都连接反相输入时钟信号CLKB所述第二 NMOS管NI的源极接地，所述第二 NMOS管NI和所述第二 PMOS管Pl的漏极连接在一起并输出正相输出时钟信号CLKH ;所述第一 PMOS管PO的源极连接所述第二电容Cl的第二极板，所述第二 PMOS管Pl的源极连接所述第一电容CO的第二极板。
[0005]NMOS管NNO和NNl，NMOS管NNO和NNl的漏极都连接电源电压VDD，NMOS管NNO的源极和NMOS管NNl的栅极都连接节点A，NMOS管NNl的源极和NMOS管NNO的栅极都连接到节点B，其中节点A为所述第二电容的第二极板，节点B为所述第一电容的第一极板。
[0006]由图1可知，现有电路的工作原理为，当正相输入时钟信号CLK为高电平如VDD、反相输入时钟信号CKLB为低电平时，节点B也上升到VDD，节点B使NMOS管NNO开启，由于NMOS管NNO开启时的Vgs必须大于等于其阈值电压Vtn，节点A作为NMOS管NNO的源极，最大电压只能上升到VDD-Vtn，所以第二电容Cl的两电极的电压差为VDD-Vtn，此时，第一NMOS管NO打开，反相输出时钟信号CLKHB输出O电位；而当正相输入时钟信号CLK切换为低电平、反相输入时钟信号CKLB切换为高电平即VDD时，由于第二电容Cl的两电极的电压差不会突变，节点A的电压会上升到2VDD-Vtn，此时，第一 PMOS管PO打开，反相输出时钟信号CLKHB输出节点A的电位即2VDD-Vtn。由上可知，反相输出时钟信号CLKHB输出信号理想幅度为2VDD-Vtn。同理，正相输出时钟信号CLKH输出信号理想幅度为2VDD_Vtn。Vtn为所述NMOS管NNO或NNl的阈值电压。具体时序图请参考图2所示。可知，现有时钟幅度加倍电路并不能实现真正的加倍，即输入时钟幅度为VDD时，输出时钟幅度并不能达到2VDD。
[0007]为提高输出时钟信号的幅度，现有技术中的NMOS管NNO和NNl使用阈值电压接近于零的本征管，但其关断也不好，会损失幅度。
【发明内容】
[0008]本发明所要解决的技术问题是提供一种时钟幅度加倍电路，能在理想情况下实现时钟信号幅度加倍。
[0009]为解决上述技术问题，本发明提供的时钟幅度加倍电路包括:
[0010]第一 NMOS管、第一 PMOS管和第一电容，所述第一 NMOS管的栅极、所述第一 PMOS管的栅极和所述第一电容的第一极板都连接正相输入时钟信号，所述第一 NMOS管的源极接地，所述第一 NMOS管的漏极和所述第一 PMOS管的漏极连接在一起并输出反相输出时钟信号。
[0011]第二 NMOS管、第二 PMOS管和第二电容，所述第二 NMOS管的栅极、所述第二 PMOS管的栅极和所述第二电容的第一极板都连接反相输入时钟信号，所述第二 NMOS管的源极接地，所述第二 NMOS管的漏极和所述第二 PMOS管的漏极连接在一起并输出正相输出时钟信号；所述第一PMOS管的源极连接所述第二电容的第二极板，所述第二PMOS管的源极连接所述第一电容的第二极板。
[0012]第三PMOS管、第四PMOS管和第三NMOS管，所述第三PMOS管的漏极和所述第四PMOS管的源极都接所述第二电容的第二极板，所述第三PMOS管的栅极、所述第四PMOS管的漏极和所述第三NMOS管的漏极连接在一起，所述第三NMOS管的栅极和所述第四PMOS管的栅极都接所述正相输入时钟信号，所述第三PMOS管的源极接电源电压，所述第三NMOS管的源极接地。
[0013]第五PMOS管、第六PMOS管和第四NMOS管，所述第五PMOS管的漏极和所述第六PMOS管的源极都接所述第一电容的第二极板，所述第五PMOS管的栅极、所述第六PMOS管的漏极和所述第四NMOS管的漏极连接在一起，所述第四NMOS管的栅极和所述第六PMOS管的栅极都接所述反相输入时钟信号，所述第五PMOS管的源极接电源电压，所述第四NMOS管的源极接地。
[0014]进一步的改进是，所述正相输入时钟信号的低电平为0，高电平的电压值和所述电源电压的值相等，所述反相输入时钟信号为所述正相输入时钟信号的反相信号；所述正相输出时钟信号的低电平为0，高电平的电压值为所述电源电压的值的2倍，所述反相输出时钟信号为所述正相输出时钟信号的反相信号。
[0015]本发明电路工作原理为，令高电平为电源电压，低电平为0V，当正相输入时钟信号为高电平、反相输入时钟信号为低电平时，正相输入时钟信号会使第三NMOS管打开从而使第三PMOS管的栅极接地，这样第二电容会被充电从而使节点A即所述第二电容的第二极板的电位上升到VDD，此时第一 NMOS管打开，反相输出时钟信号输出OV的低电平；当正相输入时钟信号切换为低电平、反相输入时钟信号切换为高电平时，节点A则会升高为2VDD，同时第四PMOS管打开使得第三PMOS管的栅极为节点A的高电平即2VDD，第三PMOS管能够完全隔断，此时第一 PMOS管打开，反相输出时钟信号输出2VDD的高电平。正相输出时钟信号的工作原理也和反相输出时钟信号完全相同。
[0016]由上可知，本发明通过使用门极电压自举控制的P型管即第三PMOS管和第四PMOS管传输VDD和隔断。传输VDD时，门极电压为OV即通过第三NMOS管或第四NMOS管接地，P型管能够打开从而能有效传输；隔断时，门极电压为节点A或B升高(boost)后的电压，能完全隔断，节点B为所述第一电容的第二极板。所以本发明的输出时钟信号能够在理想情况下即没有寄生电容以及输出负载真正实现时钟信号幅度加倍的效果，即从输入的VDD变成输出的2VDD。
【专利附图】
【附图说明】
[0017]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0018]图1是现有时钟幅度加倍电路的示意图；
[0019]图2是现有时钟幅度加倍电路的输入输出信号的时序图；
[0020]图3是本发明实施例时钟幅度加倍电路的示意图；
[0021]图4是本发明实施例时钟幅度加倍电路的输入输出信号的时序图。
【具体实施方式】
[0022]如图3所示，是本发明实施例时钟幅度加倍电路的示意图；本发明实施例时钟幅度加倍电路，包括:
[0023]第一 NMOS管NO、第一 PMOS管PO和第一电容CO，所述第一 NMOS管NO的栅极、所述第一 PMOS管PO的栅极和所述第一电容CO的第一极板都连接正相输入时钟信号CLK，所述第一 NMOS管NO的源极接地，所述第一 NMOS管NO和所述第一 PMOS管PO的漏极连接在一起并输出反相输出时钟信号CLKHB。
[0024]第二 NMOS管N1、第二 PMOS管Pl和第二电容Cl，所述第二 NMOS管NI的栅极、所述第二 PMOS管Pl的栅极和所述第二电容Cl的第一极板都连接反相输入时钟信号CLKB所述第二 NMOS管NI的源极接地，所述第二 NMOS管NI和所述第二 PMOS管Pl的漏极连接在一起并输出正相输出时钟信号CLKH ;所述第一 PMOS管PO的源极连接所述第二电容Cl的第二极板，所述第二 PMOS管Pl的源极连接所述第一电容CO的第二极板。
[0025]第三PMOS管P2、第四PMOS管P3和第三NMOS管N2，所述第三PMOS管P2的漏极和所述第四PMOS管P3的源极都接所述第二电容Cl的第二极板，所述第三PMOS管P2的栅极、所述第四PMOS管P3的漏极和所述第三NMOS管N2的漏极连接在一起，所述第三NMOS管N2和所述第四PMOS管P3的栅极都接所述正相输入时钟信号CLK，所述第三PMOS管P2的源极接电源电压VDD，所述第三NMOS管N2的源极接地。
[0026]第五PMOS管P4、第六PMOS管P5和第四NMOS管N3，所述第五PMOS管P4的漏极和所述第六PMOS管P5的源极都接所述第一电容CO的第二极板，所述第五PMOS管P4的栅极、所述第六PMOS管P5的漏极和所述第四NMOS管N3的漏极连接在一起，所述第四NMOS管N3和所述第六PMOS管P5的栅极都接所述反相输入时钟信号CLKB，所述第五PMOS管P4的源极接电源电压VDD，所述第四NMOS管N3的源极接地。
[0027]如图4所示，是本发明实施例时钟幅度加倍电路的输入输出信号的时序图，本发明实施例电路工作原理为，以反相输出时钟信号CLKHB输出为例说明如下:令高电平为电源电压，低电平为0V，当正相输入时钟信号CLK为高电平、反相输入时钟信号CLKB为低电平时，正相输入时钟信号CLK会使第三NMOS管N2打开从而使第三PMOS管P2的栅极接地，这样第二电容Cl会被充电从而使节点A即所述第二电容Cl的第二极板的电位上升到VDD，本发明实施例的第三PMOS管P2的栅极电压自举控制为0V，节点A的电压并不受到第三PMOS管P2的Vgs必须大于Vth的限制，所以相对于现有技术中的节点A只能上升到VDD-Vtn，本发明实施例的节点A的电压在理想情况下能上升到VDD ;此时第一 NMOS管NO打开，反相输出时钟信号CLKHB输出OV的低电平。
[0028]当正相输入时钟信号CLK切换为低电平、反相输入时钟信号CLKB切换为高电平时，节点A则会升高为2VDD，同时第四PMOS管P3打开使得第三PMOS管P2的栅极为节点A的高电平即2VDD，第三PMOS管P2能够完全隔断，所以本发明实施例能克服现有电路中的NMOS管NNO和NNl使用阈值电压接近于零的本征管时其关断也不好、会损失幅度的缺点；此时第一 PMOS管PO打开，反相输出时钟信号CLKHB输出2VDD的高电平。
[0029]正相输出时钟信号CLKH的工作原理也和反相输出时钟信号CLKHB完全相同。
[0030]由上可知，本发明实施例通过使用门极电压自举控制的P型管即第三PMOS管P2和第四PMOS管P3传输VDD和隔断。传输VDD时，门极电压为OV即通过第三NMOS管N2或第四NMOS管接地，P型管能够打开从而能有效传输；隔断时，门极电压为节点A或B升高后的电压，能完全隔断，节点B为所述第一电容CO的第二极板。所以本发明实施例的输出时钟信号能够在理想情况下即没有寄生电容以及输出负载真正实现时钟信号幅度加倍的效果，即从输入的VDD变成输出的2VDD。
[0031]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种时钟幅度加倍电路，其特征在于，包括: 第一 NMOS管、第一 PMOS管和第一电容，所述第一 NMOS管的栅极、所述第一 PMOS管的栅极和所述第一电容的第一极板都连接正相输入时钟信号，所述第一 NMOS管的源极接地，所述第一 NMOS管的漏极和所述第一 PMOS管的漏极连接在一起并输出反相输出时钟信号； 第二 NMOS管、第二 PMOS管和第二电容，所述第二 NMOS管的栅极、所述第二 PMOS管的栅极和所述第二电容的第一极板都连接反相输入时钟信号，所述第二 NMOS管的源极接地，所述第二 NMOS管的漏极和所述第二 PMOS管的漏极连接在一起并输出正相输出时钟信号；所述第一 PMOS管的源极连接所述第二电容的第二极板，所述第二 PMOS管的源极连接所述第一电容的第二极板； 第三PMOS管、第四PMOS管和第三NMOS管，所述第三PMOS管的漏极和所述第四PMOS管的源极都接所述第二电容的第二极板，所述第三PMOS管的栅极、所述第四PMOS管的漏极和所述第三NMOS管的漏极连接在一起，所述第三NMOS管的栅极和所述第四PMOS管的栅极都接所述正相输入时钟信号，所述第三PMOS管的源极接电源电压，所述第三NMOS管的源极接地； 第五PMOS管、第六PMOS管和第四NMOS管，所述第五PMOS管的漏极和所述第六PMOS管的源极都接所述第一电容的第二极板，所述第五PMOS管的栅极、所述第六PMOS管的漏极和所述第四NMOS管的漏极连接在一起，所述第四NMOS管的栅极和所述第六PMOS管的栅极都接所述反相输入时钟信号，所述第五PMOS管的源极接电源电压，所述第四NMOS管的源极接地。
2.如权利要求1所述的时钟幅度加倍电路，其特征在于:所述正相输入时钟信号的低电平为0，高电平的电压值和所述电源电压的值相等，所述反相输入时钟信号为所述正相输入时钟信号的反相信号；所述正相输出时钟信号的低电平为O,高电平的电压值为所述电源电压的值的2倍，所述反相输出时钟信号为所述正相输出时钟信号的反相信号。
【文档编号】H03K17/687GK104518767SQ201410344948
【公开日】2015年4月15日 申请日期:2014年7月18日 优先权日:2014年7月18日
【发明者】冯国友 申请人:上海华虹宏力半导体制造有限公司