细延时锁相环电路和延时控制电路的制作方法

1.本发明涉及控制技术领域，特别是涉及一种细延时锁相环电路和延时控制电路。


背景技术：

2.延迟锁相环(delay locked loop，缩写dll)常用在集成电路多相时钟生成或为获取高精度延时控制电路中，通过闭环方式能较好地克服cmos半导体固有的工艺偏差、电压波动和温度变化(pvt)引起的延时变化，如高精度数字控制延时芯片，时间-数字转换电路，全数字锁相环等。由于cmos电路本征延时较大，一般实际芯片中采粗细两级延时电路来达到超越本征延时量延时精度的控制；其中，粗细两级延时电路分别为粗延时电路和细延时电路；粗延时电路的调节精度小于细延时电路的精度。延时控制电路由粗延时锁相单元(粗dll)、细延时锁相单元(细dll)、粗延时链路单元和细延时链路单元组成，粗延时锁相单元和细延时锁相单元输出的控制电压分别控制对应的延时链路。
3.现有细延时电路以粗延时dll延时链中两个相邻延时单元的输出，将clk_start和clk_stop作为输入，它们之间的延时差为细延时dll的延时动态范围。鉴频鉴相器pfd用于比较两个延时信号的相位关系，输出表示二者相位关系的相位差信号。该相位差信号由电荷泵cp和环路滤波器lpf转换为压控延时单元的控制电压的变化。在环路的作用下，通过不断调整延时控制链路的控制电压，实现两个延时信号同相，最终实现要求的延时精度。
4.如图1所示的延时电路中延时单元的电路结构，延时单元的电容n*c的负端直接连接至地，每个电容单位为c，而对应细延时链路中延时单元是由外部数字控制的，在细延时链路中电容的负端是连接至数字信号控制的反相器的输出端，相当于当数字控制信号为高时，电容的负端通过一个mos开关连接至地，当控制信号为低时，电容的负端通过一个mos开关连接至电源，这两者之间的电容变化量小于一个电容单位c。这种负载电容连接方式的不同，会造成在同样的控制电压下，dll中的延时会比延时链路的延时偏大。另外，延时单元的所采用的电路结构，仅对信号的上升沿进行了延时控制，下降沿延时很小，因此，当电容越多，延时越大，信号的脉宽会越来越窄，有可能造成信号丢失。
5.如图2所述细延时电路的鉴频鉴相器pfd的电路结构示意图，up和dn信号分别由qa和qb产生，由于电路没有reset信号进行复位，qa和qb的初始状态不定，从而up和dn信号的初始状态也不定，在某些情况下可能导致控制电压向错误的方向变化，从而无法锁定。经分析，在以下两种情况时出现错误锁定：
6.(1)初始延时偏小，clk_v超前于clk_r超过两个延时链时间，up(qa)初始值为高，dn(qb)为低，控制电压会持续升高，延时变得更小；(由于细延时dll的输入来源于粗延时dll的输出，这种情况基本不会出现)
7.(2)初始延时偏大，clk_v滞后于clk_r超过两个延时链时间，up(qa)初始值为高，dn(qb)为高，控制电压会持续降低，延时变得更大；


技术实现要素：

8.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种细延时锁相环电路和延时控制电路，用于解决现有技术中细延时锁相环电路控制不精准的问题。
9.为实现上述目的及其他相关目的，本发明提供一种细延时锁相环电路，包括延时链路模块、鉴频鉴相器、电荷泵和控制模块；
10.所述延时链路模块包括第一延时支路和第二延时支路；所述第一延时支路的输入端接入输入信号的上升沿信号，所述第一延时支路在所述电荷泵输出的控制电压作用下，对所述上升沿信号进行延时控制输出第一延时信号；所述第二延时支路的输入端连接输入信号的下降沿信号，所述第二延时支路在所述电荷泵输出的控制电压作用下，用于对所述下降沿信号进行延时控制输出第二延时信号；
11.所述控制模块的输入连接电源电压信号和使能信号，所述控制模块的输出端连接所述鉴频鉴相器的使能端；所述控制模块根据所述电源电压信号和所述使能信号产生控制所述鉴频鉴相器的使能控制信号；
12.所述鉴频鉴相器的第一输入端连接所述第一延时支路的输出端，所述鉴频鉴相器的第二输入端连接所述第二延时支路的输出端；基于所述使能控制信号的控制作用，所述鉴频鉴相器根据所述第二延时信号和所述延时反馈信号输出相位差信号；
13.所述电荷泵输入端连接所述鉴频鉴相器的输出端；所述电荷泵根据所述相位差信号得到所述控制电压。
14.优选地，所述控制模块第一开关、第二开关、第一与门和逻辑门电路；所述第一开关的第一源端连接电源电压，所述第一开关的第二源端连接所述电荷泵的输出端；所述第一开关的输入端连接所述逻辑门电路的第二端，所述第一开关的输出端连接所述逻辑门电路的第一端和所述第一与门的第一输入端；所述第二开关的第一源端连接芯片管脚电压，所述第二开关的第二源端连接电荷泵的输出端；所述第二开关的输入端连接所述逻辑门电路的输出端，所述第二开关的输出端连接所述逻辑门的第三端，所述逻辑门的第四端连接所述第一与门的第二输入端；所述第一与门的输出端连接所述鉴频鉴相器的使能端。
15.优选地，所述逻辑门电路包括第一反相器、第二反相器和或非门；
16.所述第一反相器的输入端连接所述第一开关的输出端，所述第一反相器的输出端连接所述第一开关的输入端；
17.所述第二反相器的输入端连接所述第二开关的输出端，所述第二反相器的输出端连接所述第二开关的输入端；
18.所述或非门的第一输入端连接所述第一反相器的输出端，所述或非门的第二输入端连接所述第一与门的第二输入端，所述或非门的输出端连接所述第二反相器的输入端。
19.优选地，所述第一延时支路和所述第二延时支路的结构相同，所述第一延时支路包括两个延时单元，两个延时单元级联且结构相同。
20.优选地，所述延时单元包括第一传输支路、第二传输支路和负载支路；
21.所述第一传输支路包括第一半边电流饥饿型反相器、第一反相器、第二反相器、第四反相器、第五反相器和pmos晶体管；所述第一反相器的输入端接入所述输入信号；所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输入端连接所述第一半边电流饥饿型反相器的输入端，所述第一半边电流饥饿型反相器的输出端连接所述第四
反相器的输入端，所述第四反相器的输出端连接所述第五反相器的输入端，所述第五反相器的输出端连接所述pmos晶体管的栅极端，所述pmos晶体管的漏极端连接输出信号；
22.所述第二传输支路包括第二半边电流饥饿型反相器、第六反相器、第八反相器、第九反相器、第十反相器和nmos晶体管；所述第六反相器的输入端接入所述输入信号，所述第六反相器的输出端连接所述第二半边电流饥饿型反相器的输入端，所述第二半边电流饥饿型反相器的输出端连接所述第八反相器的输入端，所述第八反相器的输出端连接所述第九反相器的输入端，所述第九反相器的输出端连接所述第十反相器的输入端，所述第十反相器的输出端连接所述nmos晶体管的栅极端，所述nmos晶体管的漏极端连接输出信号；
23.所述负载支路的一端连接所述第四反相器的输入端；所述负载支路的另一端连接所述第八反相器的输入端。
24.优选地，所述负载支路包括两组负载，每组负载包括16个nmos管，第一组负载的栅极端连接所述第四反相器的输入端，第二组负载的栅极端连接所述第八反相器的输入端，第一组负载的源漏端短路连接点和第二组负载的源漏端短路连接点连接。
25.优选地，鉴频鉴相器包括第一触发器、第二触发器、第三触发器、第四触发器和使能控制单元；
26.所述第一触发器的时钟端为所述鉴频鉴相器的第一输入端；所述第一触发器的输入端连接电源电压，所述第一触发器的输出端连接所述第二触发器的输入端；所第二触发器的时钟端连接所述第一触发器的时钟端；所述第三触发器的时钟端为所述鉴频鉴相器的第二输入端；所述第三触发器的输入端连接电源电压，所述第三触发器的输出端连接所述第四触发器的输入端；所述第四触发器的时钟端连接所述第三触发的时钟端；所述第三触发器的复位端接地；
27.所述使能控制单元的输出连接所述第一触发器的复位端、第二触发器的复位端和第四触发器的复位端；所述使能控制单元的输入端连接所述控制模块的输出端；
28.所述鉴频鉴相器根据所述使能控制信号，通过所述第二触发器的输出端和所述第四触发的输出端输出相位差信号。
29.优选地，所述第一触发器和所述第三触发器结构相同，所述第二触发器和所述第四触发结构相同，所述第一触发器和所述第二触发器形成对所述第三延时信号进行处理的第一触发支路，所述第三触发器和所述第四触发器形成对所述第四延时信号进行处理的第二触发支路。
30.优选地，所述使能控制单元包括第四反相器、第二与门和或门；
31.所述第四反相器的输入端连接所述控制模块的输出端，所述第四反相器的输出端连接所述第一反相器的复位端和所述或门的第一输入端，所述第二与门的第一输入端连接所述第二反相器的输出端，所述第二与门的第二输入端连接所述第四反相器的输出端，所述第二与门的输出端连接所述或门的第二输入端，所述或门的输出端连接所述第二反相器的复位端和所述第四反相器的复位端。
32.为实现上述目的及其他相关目的，本发明还提供一种延时控制电路，包括粗延时电路和细延时电路；所述细延时电路为上述的细延时锁相环电路；所述粗延时电路输出的相邻时钟信号连接所述细延时电路的输入端；所述粗延时电路用于控制所述延时控制电路的延时范围，所述细延时电路基于所述延时范围控制输出延时大小。
33.如上所述，本发明的细延时锁相环电路和延时控制电路，具有以下有益效果：
34.本发明的细延时锁相环电路通过延时链路模块的两个延时支路分别对输入信号的上升沿信号、下降沿信号进行延时控制和基于控制模块产生的使能控制信号对鉴频鉴相器的控制，延时完成后再组合成一个信号，在相环的作用下，通过不断调整延时控制链路的控制电压，实现两个延时信号同相，最终实现延时精度的精准控制。
附图说明
35.图1显示为现有技术中细延时电路中延时单元的电路结构示意图。
36.图2显示为现有技术中鉴频鉴相器的结构示意图。
37.图3显示为本发明细延时锁相环电路的延时链路模块的原理示意图。
38.图4显示为本发明延时控制电路的结构原理示意图。
39.图5显示为本发明细延时锁相环电路的结构示意图。
40.图6显示为本发明细延时锁相环电路中延时单元的电路示意图。
41.图7显示为本发明实施例中延时单元的工作时序图。
42.图8显示为本发明鉴频鉴相器的结构示意图。
43.图9显示为本发明第一触发器和第三触发器的电路结构示意图。
44.图10显示为本发明第二触发器和第四触发器的电路结构示意图。
45.图11显示为本发明电荷泵的电路结构示意图。
具体实施方式
46.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
47.请参阅图3-图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
48.目前对于细延时链的延时精度要求达到10ps，已经低于所用工艺反相器的延时，因此细延时单元采用并联缩放延时元件的方式来实现10ps的延时精度，即并联多个负载电容，通过改变负载电容的大小来实现小于门延时的延时精度。另外，细延时链的可控延时动态范围应等于一个粗延时单元的延时，而输入信号频率最高达到1.5ghz，脉冲宽度仅333ps，无法通过在一个节点改变负载电容大小来实现312.5ps的可控延时范围，因此需要两个细延时单元级联，每个单元实现156.25ps的可控延时。
49.基于上述技术构思，本发明提出细延锁相环电路的延时链路模块的原理如图3所示，由两个细延时单元fine stage级联而成，每一级有16个可控的moscap电容负载。延时控制字的低5比特由数字译码电路译为32位温度计码后控制细延时链路的可控电容负载，产生9.77ps的延时精度。
50.基于上述构思和原理，本发明提出一种细延时锁相环电路和延时控制电路。
51.实施例一：
52.本发明实施例主要对细延时锁相环电路进行详细介绍：
53.如图5所示为本发明提出的细延时锁相环电路，包括延时链路模块、鉴频鉴相器、电荷泵和控制模块；
54.所述延时链路模块包括第一延时支路和第二延时支路；所述第一延时支路的输入端接入输入信号的上升沿信号，所述第一延时支路在所述电荷泵输出的控制电压作用下，对所述上升沿信号进行延时控制输出第一延时信号；所述第二延时支路的输入端连接输入信号的下降沿信号，所述第二延时支路在所述电荷泵输出的控制电压作用下，用于对所述下降沿信号进行延时控制输出第二延时信号；
55.所述控制模块的输入连接电源电压信号和使能信号，所述控制模块的输出端连接所述鉴频鉴相器的使能端；所述控制模块根据所述电源电压信号和所述使能信号产生控制所述鉴频鉴相器的使能控制信号；
56.所述鉴频鉴相器的第一输入端连接所述第一延时支路的输出端，所述鉴频鉴相器的第二输入端连接所述第二延时支路的输出端；基于所述使能控制信号的控制作用，所述鉴频鉴相器根据所述第二延时信号和所述延时反馈信号输出相位差信号；
57.所述电荷泵输入端连接所述鉴频鉴相器的输出端；所述电荷泵根据所述相位差信号得到所述控制电压。
58.本发明的细延时锁相环电路通过延时链路模块的两个延时支路分别对输入信号的上升沿信号、下降沿信号进行延时控制和基于控制模块产生的使能控制信号对鉴频鉴相器的控制，延时完成后再组合成一个信号，在相环的作用下，通过不断调整延时控制链路的控制电压，实现两个延时信号同相，最终实现延时精度的精准控制。
59.在本发明的控制模块包括第一开关m1、第二开关m2、第一与门y1和逻辑门电路；所述第一开关的第一源端连接电源电压，所述第一开关的第二源端连接所述电荷泵的输出端；所述第一开关的输入端连接所述逻辑门电路的第二端，所述第一开关的输出端连接所述逻辑门电路的第一端和所述第一与门的第一输入端；所述第二开关的第一源端连接芯片管脚电压，所述第二开关的第二源端连接电荷泵的输出端；所述第二开关的输入端连接所述逻辑门电路的输出端，所述第二开关的输出端连接所述逻辑门的第三端，所述逻辑门的第四端连接所述第一与门的第二输入端；所述第一与门的输出端连接所述鉴频鉴相器的使能端。
60.具体的，所述逻辑门电路包括第一反相器n1、第二反相器n2和或非门h1；
61.所述第一反相器的输入端连接所述第一开关的输出端，所述第一反相器的输出端连接所述第一开关的输入端；
62.所述第二反相器的输入端连接所述第二开关的输出端，所述第二反相器的输出端连接所述第二开关的输入端；
63.所述或非门的第一输入端连接所述第一反相器的输出端，所述或非门的第二输入端连接所述第一与门的第二输入端，所述或非门的输出端连接所述第二反相器的输入端。
64.本发明的控制模块通过第一开关连接电源电压，通过第一与门的第一输入端获得电源电压的检测信号pwr_det_1p2，通过第一与门的第二输入端获得使能信号，即在内部通过电源电压的检测信号pwr_det_1p2和使能信号en_cdll组合后产生使能控制信号以控制
鉴频鉴相器。具体的，第一开关和第二开关采用传输门结构；在电源电压上电期间，将控制电压vctl通过传输门(m1)连接至vdd，使其延时最小，当电源稳定后，检测信号pwr_det_1p2跳高，第一开关m1断开，控制电压vctl电压由粗延时锁相环路决定。若细延时锁相环不能正常工作，通过数字配置使能信号en_cdll为低电平，将细延时锁相环dll关闭，第二开关m2导通，即可从外部芯片管脚电压start_vc直接给控制电压vctl，本发明能够避免在使用片外启动信号控制鉴频鉴相器pfd的过程中，由于传输高电压时的较大压降造成实际片内电压值与片外电压输入不符的情况，因此，本发明通过控制模块基于内部电路的电源电压产生的使能信号更加准确。
65.在本发明实施例中，延时链路模块的第一延时支路(fine stage 3和fine stage 4)和第二延时支路(fine stage 1和fine stage 2)的结构相同，第一延时支路对输入信号的上升沿信号进行延时，第二延时支路对输入信号的下降沿信号进行相同时间的延时，再通过细延时锁相环电路将两个延时后的上升沿和下降沿进行组合，输出与输入信号占空比一致的信号。
66.以第一延时支路为例，介绍本发明延时链路模块中的延时支路。
67.第一延时支路包括两个延时单元，两个延时单元进行级联且结构相同，为便于进行更加清楚、详细的描述，两个延时单元分别通过第一延时单元和第二延时单元的方式进行介绍，如图6所示为本发明实施例中的延时单元，延时单元包括第一传输支路、第二传输支路和负载支路；
68.所述第一传输支路包括第一半边电流饥饿型反相器x3、第一反相器x1、第二反相器x2、第四反相器x4、第五反相器x5和pmos晶体管pm0；
69.所述第一反相器x1的输入端接入所述输入信号；所述第一反相器x1的输出端连接所述第二反相器x2的输入端，所述第二反相器x2的输入端连接所述第一半边电流饥饿型反相器x3的输入端，所述第一半边电流饥饿型反相器x3的输出端连接所述第四反相器x4的输入端，所述第四反相器x4的输出端连接所述第五反相器x5的输入端，所述第五反相器x5的输出端连接所述pmos晶体管pm0的栅极端，所述pmos晶体管pm0的漏极端连接输出信号；
70.所述第二传输支路包括第二半边电流饥饿型反相器x7、第六反相器x6、第八反相器x8、第九反相器x9、第十反相器x10和nmos晶体管nm0；
71.所述第六反相器x6的输入端接入所述输入信号，所述第六反相器x6的输出端连接所述第二半边电流饥饿型反相器x7的输入端，所述第二半边电流饥饿型反相器x7的输出端连接所述第八反相器x8的输入端，所述第八反相器x8的输出端连接所述第九反相器x9的输入端，所述第九反相器x9的输出端连接所述第十反相器x10的输入端，所述第十反相器x10的输出端连接所述nmos晶体管nm0的栅极端，所述nmos晶体管nm0的漏极端连接输出信号；
72.所述负载支路的一端连接所述第四反相器x4的输入端；所述负载支路的另一端连接所述第八反相器x8的输入端。
73.在本发明实施例中，所述负载支路包括两组负载，每组负载包括16个nmos管，16个nmos管组成moscap，即c0《15:0》和c1《15:0》，第一组负载的栅极端连接所述第四反相器x4的输入端，第二组负载的栅极端连接所述第八反相器x8的输入端，第一组负载的源漏端短路连接点和第二组负载的源漏端短路连接点连接，且连接第十二反相器的输出端，第十二反向器的输入端为延时单元的数控制端，用于接收数字控制信号。采用多个nmos管的叠加，
能够提高电容值稳定性，减少容差。
74.在本发明中，第一组负载的栅极端作为电容正端连接第一传输支路的b点，第二负载的栅极端作为电容负端连接第二传输支路的e点，第一组负载的源漏端短路和第二组负载的源漏端短路，同时作为电容负端；当数字控制信号d《x》(x:15～0)为高电平时，c0《x》和c1《x》的负端为低电平，其等效电容为ca；当数字控制信号d《x》为低电平时，c0《x》和c1《x》的负端为高电平，其等效电容为cb。当b点和e点为高电平时，根据moscap特性，ca》cb，因此通过改变16bit控制信号d《15:0》中高电平的位数，即可改变b点和e点的负载电容的大小，从而改变其输出信号的下降时间。
75.在本发明中，由于延时链路模块中需要对其负载电容进行控制，为了与延时链路模块中的延时保持一直，细延时锁相环中延时单元的负载电容连接方式也与细延时链路保持一直，将负载支路的电容负端连接至第十二反相器的输出端。
76.在本发明实施例中，所述第一半边电流饥饿型反相器和第二半边电流饥饿型反相器相同，以第一半边电流饥饿型反相器为例进行介绍；
77.所述第一半边电流饥饿型反相器包括第一pmos管p1、第一nmos管、第三nmos管nc和第二nmos管n2四个管子组成，其中第一pmos管p1和第一nmos管n1的栅极接点为输入端，第一nmos管n1的源极通过第三nmos管nc和第二nmos管n2连接到地；第三nmos管nc_a的栅极为延时单元的控制端，其连接控制电压vctl，控制电压vctl信号由细延时锁相环dll环路产生，可控制半边电流饥饿型反相器对其输出节点(第一输出支路中的b点和第二输出支路中的e点)的放电电流的大小，从而控制下降时间。
78.具体的，假设第一半边电流饥饿型反相器x3和第二半边电流饥饿型反相器x7的高电平到低电平转换的第一传输时间为低电平到高电平转换的第二传输时间为延时单元中其余反相器的传输时间均为由于第一半边电流饥饿型反相器x3和第一半边电流饥饿型反相器x7的放电电流受控制电压vctl的电压控制，因此且随控制电压和负载电容变化而变化。在细延时锁相环dll锁定后，控制电压vctl一定时，当数字控制信号d《15:0》为全0时，即全为低时，总负载电容最小，第一传输时间最小；而数字控制信号每增加一位1，传输延时增加9.77ps；当数字控制信号d《15:0》为全1时，总负载电容最大，第二传输时间最大。
79.本发明的延时单元还包括反相器x0，输入信号经过反相器x0后分别连接第一传输支路和第二传输支路，第一传输支路上的信号先后经过第一反相器x1、第二反相器x2、第一半边电流饥饿型反相器x3、第四反相器x4和第五反相器后到达pmos晶体管pm0的栅极端c点，第二传输支路上的信号先后经过第六反相器x6、第二半边电流饥饿型反相器x7、第八反相器x8、第九反相器x9和第十反相器x10后到达nmos晶体管nm0的栅极端f点。
80.为了使第一半边电流饥饿型反相器x3和第二半边电流饥饿型反相器x7的前级驱动和后级负载一致，且保证第一传输支路和第二传输支路的信号经过同样的门电路，要求第一反相器x1、第二反相器x2、第四反相器x4、第六反相器x6、第八反相器x8和第九反相器x9的尺寸相同，第五反相器x5和第十反相器x10的尺寸相同。
81.本发明在第一条延时支路中，到达d点的信号与输入信号in相位相同，第二半边电流饥饿型反相器x7将会对d点的上升沿(即输入信号的上升沿)产生比较大的延时，即clk_
start经过相对的满量程负载的延时单元(比如n＝17)；在第二条延时支路中，到达a点的信号与输入信号in相位相反，第一半边电流饥饿型反相器x3将会对输入端a点的上升沿(即输入信号的下降沿)产生比较大的延时，即clk_stop经过相对空载的延时单元(n＝1)；因此，到达pm0栅端c点和nm0栅端f点的信号相位关系如图7所示，再由pmos晶体管pm0和nmos晶体管nm0分别将c点信号的下降沿和f点信号的上升沿在g点进行组合，并经过第十一反相器x11后输出。从输入端in到输出端out，信号上升沿的总延时t
dr
和信号下降沿的总延时t
df
相等，均为因此，out端输出信号的占空比与输入信号in一致。
82.在本发明实施例中，如图8所示为本发明鉴频鉴相器的结构示意图；鉴频鉴相器pfd包括第一触发器dff1、第二触发器dff2、第三触发器dff3、第四触发器dff4和使能控制单元；
83.所述第一触发器的时钟端为所述鉴频鉴相器的第一输入端；所述第一触发器的输入端连接电源电压vdd，所述第一触发器的输出端连接所述第二触发器的输入端；所第二触发器的时钟端连接所述第一触发器的时钟端；
84.所述第三触发器的时钟端为所述鉴频鉴相器的第二输入端；所述第三触发器的输入端连接电源电压vdd，所述第三触发器的输出端连接所述第四触发器的输入端；所述第四触发器的时钟端连接所述第三触发的时钟端；所述第三触发器的复位端接地vss；
85.所述使能控制单元的输出连接所述第一触发器的复位端、第二触发器的复位端和第四触发器的复位端；所述使能控制单元的输入端连接所述控制模块的输出端；
86.所述鉴频鉴相器pfd根据所述使能控制信号，通过所述第二触发器的输出端和所述第四触发的输出端输出相位差信号。
87.在本发明实施例中，第一触发器dff1、第二触发器dff2、第三触发器dff3、第四触发器dff4均为d类型触发器，它是在时钟信号作用下，输出结果根据输入端d的状态而改变。
88.在本发明实施例中，所述使能控制单元包括第四反相器、第二与门和或门；
89.所述第四反相器的输入端连接所述控制模块的输出端，所述第四反相器的输出端连接所述第一反相器的复位端和所述或门的第一输入端，所述第二与门的第一输入端连接所述第二反相器的输出端，所述第二与门的第二输入端连接所述第四反相器的输出端，所述第二与门的输出端连接所述或门的第二输入端，所述或门的输出端连接所述第二反相器的复位端和所述第四反相器的复位端。
90.本发明的鉴频鉴相器pfd比较参考时钟信号(第三延时信号)和反馈信号(延时反馈信号)的相位关系，输出表示二者相位关系的相位差信号。该相位差信号由电荷泵cp和环路低通滤波lpf(由电荷泵cp输出阻抗和电容c1构成环路低通滤波)转换为vcdl控制电压的变化。在环路的作用下，通过不断调整vcdl的控制电压，实现参考时钟信号与反馈信号同相。
91.在本发明实施例中，所述第一触发器和所述第三触发器结构相同，所述第二触发器和所述第四触发结构相同，所述第一触发器和所述第二触发器形成对所述第三延时信号进行处理的第一触发支路，所述第三触发器和所述第四触发器形成对所述第四延时信号进行处理的第二触发支路；第一触发支路和第二触发支路对称，使得参考时钟信号(第三延时信号)和反馈信号(延时反馈信号)的负载相同，具备相同的环境、效果更好。
92.在本发明实施例中，第一触发器和第二触发器结构相同；如图9所示为第一触发器
和第三触发器的电路结构示意图；
93.第一触发器结构包括第二pmos管p2、第三pmos管p3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第四pmos管p4、第五pmos管p5、第七nmos管n7、第六pmos管p6、第八nmos管n8、第九nmos管n9、第七pmos管p7和第十nmos管n10；
94.所述第二pmos管p2的源极连接所述电源电压vdd，所述第二pmos管p2的漏极连接所述第三pmos管p3的源极，所述第三pmos管p3的漏极连接所述第四nmos管n4的漏极；所述第四nmos管n4的源极接地，所述第二pmos管p2的栅极和所述第四nmos管n4的栅极的连接点为所述第一触发器结构的输入端；所述第三pmos管p3的栅极接入所述第三延时信号clk_ref；
95.所述第三pmos管p3的漏极与所述第四nmos管n4的漏极的连接点连接所述第六nmos管n6的栅极，所述第六nmos管n6的源极连接所述第五nmos管n5的漏极，所述第五nmos管n5的源极接地，所述第五nmos管n5的栅极接入所述第三延时信号clk_ref；所述第六nmos管n6的漏极连接所述第四pmos管p4的漏极，所述第四pmos管p4的栅极连接第四反相器n4的输出端，所述第四pmos管p4的源极连接所述第五pmos管p5的漏极，所述第五pmos管p5的源极连接所述电源电压vdd，所述第五pmos管p5的栅极接入所述第三延时信号clk_ref；
96.所述第四pmos管p4的漏极与所述第六nmos管n6的漏极的连接点为中间点，所述中间点连接所述第七nmos管n7的漏极、所述第六pmos管p6的栅极和所述第九nmos管n9的栅极；所述第七nmos管n7的栅极而连接第四反相器n4的输出端，所述第六pmos管p6的源极连接所述电源电压vdd，所述第六pmos管p6的漏极连接所述第八nmos管n8的漏极，所述第八nmos管n8的漏极连接所述第九nmos管n9的漏极，所述第九nmos管n9的源极接地，所述第八nmos管n8的栅极连接第四反相器n4的输出端；
97.所述第六pmos管p6的漏极与所述第八nmos管n8的漏极的连接点连接所述第七pmos管p7的栅极和所述第十nmos管n10的栅极，所述第七pmos管p7的源极连接所述电源电压，所述第十nmos管n10的源极接地，所述第七pmos管p7的漏极和所述第十nmos管n10的漏极为所述第一触发器的输出端q。
98.本发明第一触发器的第四pmos管在复位信号的驱动下，当rst为高，连接的第六nmos管n6和第五nmos管n5导通，使得中间点a的电压下降，此时如果clk_ref变低，由于第四pmos管关闭，隔离了由于clk_ref变低时的高电平连接到中间点a，从而消除了a点可能会出现的中间态，避免第一触发器的逻辑错误，导致输出错误的结果，从而提高粗延时锁相电路控制结果的准确性。
99.本发明的第二触发器和第四触发器的结构相同，如图10所示为第二触发器和第四触发器的电路结构示意图；以第二触发器为例见详细的介绍。
100.第二触发器与第一触发器的区别在于增加了反相器链，所述反相器链的输入端连接所述第十一pmos管的漏极和所述第十五nmos管n15的漏极，所述反相器链的输出端连接所述第十二pmos管p12的栅极和所述第十八nmos管n18的栅极；所述反相器链包括四个相同的反相器支路，每个反相器支路包括串联的pmos管和nmso管，nmso管的栅极和pmos管的栅极连接为反相器支路的输入端，nmso管的漏极和pmos管的漏极连接为反相器支路的输出端，pmos管的源极连接电源电压，nmos管的源极接地，反相器支路通过输入端和输出端进行级联。
101.本发明第二触发器的第十pmos管在复位信号的驱动下，当rst为高，连接的第十三nmos管n13和第十二nmos管n12导通，使得中间点a的电压下降，此时如果clk_ref变低，由于第十pmos管关闭，隔离了由于clk_ref变低时的高电平连接到中间点a，从而消除了a点可能会出现的中间态，避免第二触发器的逻辑错误，第二触发器输出错误的结果，进一步提高粗延时锁相电路控制结果的准确性。
102.本发明的鉴频鉴相器能够避免出现漏电和中间态的电平，并且通过逻辑门控制实现控制第四触发器，与现有技术使用复位电路相比，粗延时锁相环的控制准确性更高。
103.本发明电荷泵的结构示意图如图11所示，电荷泵采用漏端开关型，为了减小沟道长度效应对充放电电流失配的影响，采用了套叠电流源结构；为了减小开关管引起的电荷注入和时钟馈通，设计了dummy管，防止芯片在制造过程中由于曝光过渡或不足而导致的蚀刻失败；为了抑制电荷分享，采用差分结构的电荷泵，并用单位增益的运放使得两支路共模电压相同。单位增益运放采用普通n管输入的二级运放。
104.本发明以粗延时锁相环电路的延时链路模块中两个相邻延时单元的输出信号作为细延时锁相环电路的输入端，即将clk_start和clk_stop作为输入，它们之间的延时差为fine stage的延时动态范围。fine stage由两个细延时单元级联而成，每级延时单元实现156.25ps的延时范围，两级一共实现312.5ps的延时。clk_start经过相对的满量程负载的延时单元，clk_stop经过相对空载的延时单元。输出延时后的信号反馈到鉴频鉴相器pfd中。鉴频鉴相器pfd用于比较两个延时信号的相位关系，输出表示二者相位关系的相位差信号。该相位差信号由电荷泵cp和lpf(电荷泵与输出电容构成)转换为压控延时单元的控制电压的变化。在环路的作用下，通过不断调整vcdl的控制电压，实现两个延时信号同相，从而得到所需要的小于10ps的分辨率和动态范围。
105.实施例二：
106.为实现上述技术目的，本发明还提供一种延时控制电路，包括粗延时电路和细延时电路；所述粗延时电路为上述的细延时锁相环电路；所述细延时电路输出的相邻时钟信号连接所述细延时电路的输入端；所述粗延时电路用于控制所述延时控制电路的延时范围，所述细延时电路基于所述延时范围控制输出延时大小。细延时锁相环电路已在实施例一中详细介绍，此处不再赘述。
107.如图4所示为本发明的延时控制电路，基于改进的各部分电路，对参数提取后仿真可以确定粗延时电路和细延时电路均正常锁定，而且锁定后比较均匀，并且延时信号的上升沿和下降沿延时差不多。从而提高了延时控制电路的准确性。
108.综上所述，本发明细延时锁相环电路和延时控制电路，能够基于延时范围精准的控制延时大小。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
109.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。