一种半导体器件的制造方法、半导体器件及堆叠器件与流程

本公开涉及半导体制造领域，尤其涉及一种半导体器件的制造方法、半导体器件及堆叠器件。

背景技术：

1、半导体器件，例如动态随机存储器(dram)，通常包括衬底、位于衬底内的晶体管以及位于衬底上的电容，所述电容用于存储电荷，所述晶体管和所述电容构成存储单元。

2、然而，在相关技术中，所述电容通常沿一个固定的方向延伸，电容的表面积较小，导致电容的电荷存储量较低；此外，所述电容往往具有较大的深度，单位体积内能够容纳的电容较少，半导体器件的存储密度较低。

技术实现思路

1、本公开实施例提供一种半导体器件的制造方法，包括：

2、提供衬底；

3、在所述衬底上形成共用下极板；

4、在所述共用下极板上形成隔离层以及被所述隔离层限定的沿第一方向延伸的多个牺牲层，多个所述牺牲层沿第二方向排列分布；

5、在多个所述牺牲层上形成多个沿所述第一方向延伸的第一导电层；

6、在所述第一导电层、所述牺牲层及所述隔离层上形成第一绝缘层；

7、刻蚀所述第一绝缘层，以形成沿所述第二方向延伸的第一沟槽，所述第一沟槽暴露出多个所述牺牲层；

8、通过所述第一沟槽移除多个所述牺牲层，形成多个与所述第一沟槽连通的孔洞结构；

9、在多个所述孔洞结构内形成第一介质层，在所述第一沟槽内形成第二介质层；

10、刻蚀所述第一绝缘层，以形成多个暴露出所述第一介质层的第二沟槽，以及多个暴露出所述共用下极板的第三沟槽，所述第二沟槽与所述第三沟槽设置在所述第二介质层的两侧；

11、在所述第二沟槽、所述第三沟槽内分别形成第二导电层、第三导电层。

12、在一些实施例中，通过所述第一沟槽移除多个所述牺牲层，包括：在所述第一沟槽内通入蚀刻液，所述蚀刻液移除多个所述牺牲层；其中，所述牺牲层的刻蚀速率大于所述隔离层的刻蚀速率。

13、在一些实施例中，在形成所述第一绝缘层之后，所述方法还包括：

14、在所述第一绝缘层上形成多个沿所述第一方向延伸的沟道层以及位于多个所述沟道层之间的掩埋层，多个所述沟道层沿所述第二方向排布。

15、在一些实施例中，在形成所述第一沟槽之前形成所述沟道层及所述掩埋层，所述第一沟槽、所述第二沟槽、所述第三沟槽均贯穿所述沟道层；所述方法还包括：

16、在所述沟道层和所述掩埋层内形成沿所述第二方向延伸并切断所述沟道层的第一分隔层，所述第一分隔层和所述第一沟槽将所述沟道层分隔为分立的有源区。

17、在一些实施例中，在形成所述第二导电层和所述第三导电层之后形成所述沟道层及所述掩埋层，所述沟道层及所述掩埋层覆盖所述第一绝缘层、所述第二导电层、所述第三导电层以及所述第二介质层，所述沟道层与所述第二导电层及所述第三导电层接触；所述方法还包括：

18、在所述沟道层和所述掩埋层内形成沿所述第二方向延伸并切断多个所述沟道层的第一分隔层、第二分隔层，所述第一分隔层和所述第二分隔层将所述沟道层分隔为分立的有源区；其中，所述第二分隔层覆盖所述第二介质层。

19、在一些实施例中，所述方法还包括：

20、在所述沟道层及所述掩埋层上形成第三介质层，在所述第三介质层上形成字线材料层；

21、刻蚀所述字线材料层形成沿所述第二方向延伸的字线层；

22、在所述衬底上形成第四介质层，所述第四介质层覆盖所述第三介质层、所述字线层。

23、在一些实施例中，所述方法还包括：

24、在所述第四介质层上形成第二绝缘层；

25、刻蚀所述第二绝缘层、所述第四介质层、所述第三介质层至暴露所述沟道层，形成多个沿所述第二方向排布的位线接触孔；

26、在所述位线接触孔内形成位线接触插塞；

27、在所述位线接触插塞及所述第二绝缘层上形成多条沿所述第一方向延伸的位线层，多条所述位线层沿所述第二方向排布。

28、本公开实施例还提供了一种半导体器件，包括：

29、衬底以及位于所述衬底上的共用下极板；

30、位于所述共用下极板上的隔离层以及被所述隔离层限定的多个沿第一方向延伸的第一介质层，多个所述第一介质层沿第二方向排列分布；

31、多个第一导电层，分别位于多个所述第一介质层上且沿所述第一方向延伸；

32、第一绝缘层，覆盖所述第一导电层、所述第一介质层及所述隔离层；所述第一绝缘层内具有沿所述第二方向延伸的第一沟槽，以及设置在所述第一沟槽两侧的多个第二沟槽和多个第三沟槽；其中，所述第二沟槽暴露出所述第一介质层，所述第三沟槽暴露出所述共用下极板；

33、第二介质层、第二导电层及第三导电层，分别位于所述第一沟槽、所述第二沟槽及所述第三沟槽内。

34、在一些实施例中，在所述第一方向上，所述第一导电层的两端相对于所述第一介质层的两端向内缩进；在所述第二方向上，所述第一导电层的两端相对于所述第一介质层的两端向外凸出。

35、在一些实施例中，所述半导体器件还包括：位于所述第一绝缘层上的多个沿所述第一方向延伸的沟道层以及位于多个所述沟道层之间的掩埋层，多个所述沟道层沿所述第二方向排布。

36、在一些实施例中，所述第一沟槽、所述第二沟槽、所述第三沟槽均贯穿所述沟道层；所述半导体器件还包括：沿所述第二方向延伸的第一分隔层，所述第一分隔层位于所述沟道层和所述掩埋层内并切断多个所述沟道层，所述第一分隔层和所述第一沟槽将所述沟道层分隔为分立的有源区。

37、在一些实施例中，所述沟道层位于所述第二导电层、所述第三导电层、所述第二介质层上方，所述沟道层与所述第二导电层、所述第三导电层接触；所述半导体器件还包括：沿所述第二方向延伸的第一分隔层、第二分隔层，所述第一分隔层及所述第二分隔层位于所述沟道层和所述掩埋层内并切断多个所述沟道层，所述第一分隔层和所述第二分隔层将所述沟道层分隔为多个有源区；其中，所述第二分隔层覆盖所述第二介质层。

38、在一些实施例中，所述半导体器件还包括：第三介质层，所述第三介质层覆盖所述沟道层和所述掩埋层；沿所述第二方向延伸的字线层，所述字线层位于所述第三介质层上；第四介质层，所述第四介质层覆盖所述第三介质层、所述字线层。

39、在一些实施例中，所述半导体器件还包括：第二绝缘层，所述第二绝缘层覆盖所述第四介质层；多条沿所述第一方向延伸的位线层，位于所述第二绝缘层上且沿所述第二方向排布；位线接触插塞，所述位线接触插塞与所述位线层及所述沟道层连接。

40、本公开实施例还提供一种堆叠器件，包括：

41、衬底以及堆叠在所述衬底上的多个存储结构；

42、所述存储结构包括：

43、共用下极板；

44、位于所述共用下极板上的隔离层以及被所述隔离层限定的多个沿第一方向延伸的第一介质层，多个所述第一介质层沿第二方向排列分布；

45、多个第一导电层，分别位于多个所述第一介质层上且沿所述第一方向延伸；

46、第一绝缘层，覆盖所述第一导电层、所述第一介质层及所述隔离层；所述第一绝缘层内具有沿所述第二方向延伸的第一沟槽，以及设置在所述第一沟槽两侧的多个第二沟槽和多个第三沟槽；其中，所述第二沟槽暴露出所述第一导电层，所述第三沟槽暴露出所述共用下极板；

47、第二介质层、第二导电层及第三导电层，分别位于所述第一沟槽、所述第二沟槽及所述第三沟槽内。

48、本公开实施例公开了一种半导体器件的制造方法、半导体器件及堆叠器件，其中，所述制造方法包括：提供衬底；在所述衬底上形成共用下极板；在所述共用下极板上形成隔离层以及被所述隔离层限定的沿第一方向延伸的多个牺牲层，多个所述牺牲层沿第二方向排列分布；在多个所述牺牲层上形成多个沿所述第一方向延伸的第一导电层；在所述第一导电层、所述牺牲层及所述隔离层上形成第一绝缘层；刻蚀所述第一绝缘层，以形成沿所述第二方向延伸的第一沟槽，所述第一沟槽暴露出多个所述牺牲层；通过所述第一沟槽移除多个所述牺牲层，形成多个与所述第一沟槽连通的孔洞结构；在多个所述孔洞结构内形成第一介质层，在所述第一沟槽内形成第二介质层；刻蚀所述第一绝缘层，以形成多个暴露出所述第一介质层的第二沟槽，以及多个暴露出所述共用下极板的第三沟槽，所述第二沟槽与所述第三沟槽设置在所述第二介质层的两侧；在所述第二沟槽、所述第三沟槽内分别形成第二导电层、第三导电层。本公开实施例提供的共用下极板、第一导电层、第二导电层、第三导电层以及第一介质层和第二介质层构成用于存储电荷的电容，其中，所述第一导电层与所述第二导电层、所述第三导电层的延伸方向不同，即本公开实施例中的电容沿两个不同的方向延伸，与相关技术中仅沿一个方向延伸的电容相比，本公开实施例提供的电容具有更大的表面积，从而可以具有更大的电荷存储量；同时，与相关技术中的电容相比，本公开实施例中的电容可以具有较小的深度，使得所述半导体器件在单位体积内能够容纳更多的电容，可以提高半导体器件的存储密度。此外，本公开实施例中不需要设置用于支撑电容的支撑结构，简化了半导体器件的制造工艺。

49、本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。