相位内插器与相位缓冲器电路的制作方法

本案是关于相位内插器，尤其是关于具有高线性度的相位内插器与相位缓冲器电路。

背景技术：

1、传统的相位内插器常使用多个差分对电路以及电流源电路来控制电流，并透过电阻来转换该电流以产生输出时钟信号。该些电路是透过电流放电并透过电阻进行充电。上述的充放电行为会造成充放电的速度或时间常数不对称而影响线性度。在另一些技术中，相位内插器是使用反相器为基底的电路实施。然而，在制程变异的影响下，p型晶体管与n型晶体管在制程变异下所产生的偏移不相同。如此一来，会使得相位内插器的输出共模位准不准确。此外，若输出时钟信号的摆幅较大，会使差分对与/或电流源电路中的晶体管操作于非线性区域，使得输出时钟信号的线性度不佳。

技术实现思路

1、在一些实施态样中，相位内插器包含多个相位内插器电路系统。多个相位内插器电路系统用以响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号。该些时钟信号的相位彼此不同，该些相位内插器电路系统中每一者包含多个相位缓冲器电路。该些相位缓冲器电路中每一者用以根据该些相位控制位中的第一位与第二位导通，以根据该些时钟信号中的对应时钟信号产生该输出时钟信号中的信号分量。该些相位缓冲器电路中每一者包含第一电阻与第二电阻，并用以根据该对应时钟信号传输第一电压与第二电压中的一者至该输出节点，其中该第一电压是经由该第一电阻传输至该输出节点，且该第二电压是经由该第二电阻至该输出节点。

2、在一些实施态样中，相位缓冲器电路包含第一电阻、第二电阻、第一开关、第二开关、第三开关以及第四开关。该第一电阻的一端用以接收第一电压。该第二电阻的一端用以接收第二电压。该第一开关的第一端耦接至该第一电阻的另一端，且该第一开关的控制端用以接收时钟信号。该第二开关的第一端耦接至该第一开关的第二端，该第二开关的第二端耦接至输出节点以产生信号分量，且该第二开关的控制端用以接收第一相位控制位。该第三开关的第一端耦接至该输出节点，且该第三开关的控制端用以接收第二相位控制位。该第四开关的第一端耦接至该第三开关的第二端，该第四开关的第二端耦接至该第二电阻的另一端，且该第四开关的控制端用以接收该时钟信号。

3、有关本案的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。

技术特征：

1.一种相位内插器，包含：

2.如权利要求1所述的相位内插器，其中该第一电阻与该第二电阻用以设定该输出节点的共模位准。

3.如权利要求1所述的相位内插器，其中该第一电压高于该第二电压。

4.如权利要求1所述的相位内插器，其中该第一位相反于该第二位。

5.如权利要求1所述的相位内插器，其中该些相位缓冲器电路中每一者更包含多个开关，该些开关耦接于该第一电阻与该第二电阻之间，且该些开关中直接连接到该输出节点的一部分开关不接收该对应时钟信号。

6.如权利要求5所述的相位内插器，其中该部分开关用以接收该第一位与该第二位。

7.如权利要求1所述的相位内插器，其中该些相位缓冲器电路中每一者更包含多个开关，该些开关耦接于该第一电阻与该第二电阻之间，且该些开关中未直接连接到该输出节点的一部分开关用以响应该对应时钟信号选择性导通。

8.如权利要求1所述的相位内插器，其中该些相位缓冲器电路中每一者更包含：

9.一种相位缓冲器电路，包含：

10.如权利要求9所述的相位缓冲器电路，其中该第一电阻与该第二电阻用以设定该输出节点的共模位准。

技术总结
本公开涉及相位内插器与相位缓冲器电路。相位内插器包含多个相位内插器电路系统。多个相位内插器电路系统响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号。多个时钟信号的相位彼此不同。每一相位内插器电路系统包含多个相位缓冲器电路。每一相位缓冲器电路根据该些相位控制位中的第一与第二位导通，以根据多个时钟信号中的对应时钟信号产生输出时钟信号中的信号分量。每一相位缓冲器电路包含第一与第二电阻，并根据对应时钟信号传输第一与第二电压中的一者至输出节点，其中第一电压经由第一电阻传输至输出节点，且第二电压经由第二电阻传输至输出节点。

技术研发人员：李元胜,刘曜嘉
受保护的技术使用者：瑞昱半导体股份有限公司
技术研发日：
技术公布日：2024/1/12