一种数模混合的接口控制电路的制作方法

一种数模混合的接口控制电路
【技术领域】
1.本发明涉及芯片设计技术领域，尤其涉及一种数模混合的接口控制电路。


背景技术：

2.现有设计：当前混合芯片设计当中，要求的管脚数量越来越少，对pad(即引脚或管脚)集成化的接口电路需求增强，电路的模拟信号输出，数字电路输入输出，现有的做法是在内部芯片中分别增加一个专用管脚，一个是专供电路的模拟信号输出，另一个是专供数字电路输入输出，这样既增加了芯片版图面积，又增加了封装尺寸和管脚数量，成本很高。
3.因此，亟需提出一种新的技术方案来解决上述问题。


技术实现要素：

4.本发明的目的之一在于提供一种数模混合的接口控制电路，其可以使同一个引脚承担数字模式下的数据信号引脚或者模拟模式下的模拟信号引脚的两种功能。
5.根据本发明的一个方面，本发明提供一种数模混合的接口控制电路，其包括：共享引脚；模式检测电路，其用于检测总线传输是否启动，并基于检测结果通过其输出端输出模式判断信号mode；引脚逻辑电路，其输入端与所述模式检测电路的输出端相连，其输出端与所述共享引脚相连，所述引脚逻辑电路基于所述模式检测电路输出的所述模式判断信号mode配置所述共享引脚为数字模式下的数据信号引脚或模拟模式下的模拟信号引脚。
6.进一步的，当检测到总线传输已启动时，所述模式检测电路输出所述模式判断信号mode的第一逻辑电平；否则，所述模式检测电路输出所述模式判断信号mode的第二逻辑电平；当所述模式判断信号mode为第一逻辑电平时，所述引脚逻辑电路配置所述共享引脚为数字模式下的数据信号引脚；当所述模式判断信号mode为第二逻辑电平时，所述引脚逻辑电路配置所述共享引脚为模拟模式下的模拟信号引脚。
7.进一步的，所述总线传输为i2c总线传输；所述模式检测电路的输入端与串行时钟线引脚相连；所述模式检测电路通过判断在预定时长内所述串行时钟线引脚是否有预定个数的时钟信号到达，来检测所述总线传输是否启动。
8.进一步的，所述数模混合的接口控制电路还包括第一电阻r1，所述串行时钟线引脚经所述电阻r1与电源端vddio相连。
9.进一步的，所述数模混合的接口控制电路还包括第二电阻r2，所述共享引脚为串行数据线引脚；所述共享引脚经所述电阻r1与电源端vddio相连。
10.进一步的，所述模式检测电路包括：时钟检测器，其用于检测所述串行时钟线引脚是否有时钟脉冲，并基于检测结果通过其输出端输出数字模式启动信号start，当检测到所述串行时钟线引脚有时钟脉冲时，所述时钟检测器输出数字模式启动信号start的第一逻辑电平；否则，所述时钟检测器输出所述数字模式启动信号start的第二逻辑电平；模式检测单元，其使能端与所述时钟检测器的输出端相连，当所述数字模式启动信号start为第二逻辑电平时，使所述模式检测单元不工作；当所述数字模式启动信号start为第一逻辑电平
时，使能所述模式检测单元工作，此时，所述模式检测单元用于判断在预定时长内所述串行时钟线引脚是否有预定个数的时钟信号到达，并基于判断结果通过其输出端输出所述模式判断信号mode。
11.进一步的，当在预定时长内scl引脚有预定个数的时钟信号到达时，表示检测到i2c总线传输已启动，所述模式检测单元输出所述模块判断信号mode的第一逻辑电平；否则，所述模式检测单元输出所述模块判断信号mode的第二逻辑电平。
12.进一步的，所述模式检测单元包括：时长产生器，其使能端与所述时钟检测器的输出端相连，当所述数字模式启动信号start为第二逻辑电平时，使所述时长产生器不工作；当所述数字模式启动信号start为第一逻辑电平时，使能所述时长产生器工作，此时，所述时长产生器开始计时，并在预定时长到达后通过其输出端输出时长信号tims的第一逻辑电平，否则，所述时长产生器通过其输出端输出所述时长信号tims的第二逻辑电平；时钟计数器，其使能端与所述时钟检测器的输出端相连，其第一输入端与所述串行时钟线引脚相连，当所述数字模式启动信号start为第二逻辑电平时，使所述时钟计数器不工作；当所述数字模式启动信号start为第一逻辑电平时，使所述能时钟计数器工作，此时，所述时钟计数器计数所述串行时钟线引脚的时钟个数，并在计数值达到预定个数后通过其输出端输出计数信号counter的第一逻辑电平，否则，所述时钟计数器输出端输出所述计数信号counter的第二逻辑电平；模式判断单元，其第一输入端与所述时长产生器的输出端相连，其第二输入端与所述时钟计数器的输出端相连，所述模式判断单元基于所述时长信号tims和所述计数信号counter，判断在预定时长内scl引脚是否有预定个数的时钟信号到达，并基于判断结果通过其输出端输出模式判断信号mode。
13.进一步的，所述时钟计数器的第二输入端与所述时长产生器的输出端相连；
14.当所述时长产生器在预定时长到达后通过其输出端输出时长信号tims的第一逻辑电平时，所述时钟计数器重置或清零。
15.进一步的，所述预定时长为1毫秒；所述预定个数为8。
16.进一步的，所述引脚逻辑电路基于所述模式检测电路输出的所述模式判断信号mode配置所述共享引脚为数字模式下的数据输入输出引脚或模拟模式下的模拟信号输出引脚。
17.与现有技术相比，本发明可以使同一个引脚承担数字模式下的数据信号引脚或模拟模式下的模拟信号引脚的两种功能，从而减少了引脚数量，即节省了芯片面积和制造成本，又节约了封装测试成本，使得最后的产品总成本大幅降低。
【附图说明】
18.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
19.图1为本发明在一个实施例中的数模混合的接口控制电路的结构框图；
20.图2为本发明在一个实施中的如图1所示的scl引脚的时钟信号和时钟计数器输出的计数信号counter的时序图。
【具体实施方式】
21.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
22.此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
23.在本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此，不能理解为对本发明的限制。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
24.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”“耦接”等术语应做广义理解；例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接连接，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
25.请参考图1所示，其为本发明在一个实施例中的数模混合的接口控制电路的结构框图。图1所示的数模混合的接口控制电路包括模式检测电路110、引脚逻辑电路120和sda引脚(其也可称为共享引脚)。
26.模式检测电路110用于检测总线传输(或数字模式)是否启动，并基于检测结果通过其输出端输出模式判断信号mode，当检测到总线传输(或数字模式)已启动时，模式检测电路110输出模式判断信号mode的第一逻辑电平；否则，模式检测电路110输出模式判断信号mode的第二逻辑电平。
27.引脚逻辑电路120的输入端与模式检测电路110的输出端相连，其输出端与sda引脚(其也可称为共享引脚)相连，引脚逻辑电路120基于模式检测电路110输出的模式判断信号mode配置sda引脚(其也可称为共享引脚)的功能，当模式判断信号mode为第一逻辑电平时(即检测到总线传输或数字模式已启动时)，引脚逻辑电路120配置sda引脚为数字模式下的数据信号引脚；当模式判断信号mode为第二逻辑电平时(即检测到总线传输或数字模式未启动时)，引脚逻辑电路120配置sda引脚为模拟模式下的模拟信号vout引脚。
28.在图1所示的具体实施例中，总线传输为i2c总线传输，i2c总线由串行数据线sda和串行时钟线scl构成串行总线，scl引脚与串行时钟线scl相连，sda引脚与串行数据线sda相连。借助i2c通讯协议，接口电路为开漏输出，需通过上拉电阻接外部电源vddio。具体的，图1所示的数模混合的接口控制电路还包括第一电阻r1和第二电阻r2，其中，模式检测电路110的输入端与scl(即串行时钟线)引脚相连。模式检测电路110通过判断在预定时长内scl引脚是否有预定个数的时钟信号到达，来检测i2c总线传输(或i2c数字模式)是否启动；当在预定时长内scl引脚有预定个数的时钟信号到达时，表示检测到i2c总线传输已启动，模式检测电路110输出所述模块判断信号mode的第一逻辑电平；否则，模式检测电路110输出所述模块判断信号mode的第二逻辑电平。scl引脚经第一电阻r1与电源端(或外部接口电
源)vddio相连；sda引脚经第二电阻r2与电源端(或外部接口电源)vddio相连，也就是说，本发明直接借助数字通讯接口的sda(串行数据线)引脚作为共享引脚。
29.在图1所示的具体实施例中，模式检测电路110包括时钟检测器(或外部时钟检测器)112和模式检测单元114。
30.时钟检测器112用于检测scl引脚是否有时钟脉冲(或电平切换)，并基于检测结果通过其输出端输出数字模式启动信号start，当检测到scl引脚有时钟脉冲时，时钟检测器112输出数字模式启动信号start的第一逻辑电平；否则，时钟检测器112输出数字模式启动信号start的第二逻辑电平。
31.模式检测单元114的使能端与时钟检测器112的输出端相连，当数字模式启动信号start为第二逻辑电平时，模式检测单元114不工作；当数字模式启动信号start为第一逻辑电平时，使能模式检测单元114工作，此时，模式检测单元114用于判断在预定时长内scl引脚是否有预定个数的时钟信号到达，并基于判断结果通过其输出端输出对应的模式判断信号mode。当在预定时长内scl引脚有预定个数的时钟信号到达时，表示检测到i2c总线传输(或i2c数字模式)已启动，模式检测单元114输出模块判断信号mode的第一逻辑电平；否则，模式检测单元114输出模块判断信号mode的第二逻辑电平。
32.在图1所示的具体实施例中，模式检测单元114包括时长产生器1142、时钟计数器(或外部时钟计数器)1144和模式判断单元1146。
33.时长产生器1142的使能端与时钟检测器112的输出端相连，当数字模式启动信号start为第二逻辑电平时，时长产生器1142不工作；当数字模式启动信号start为第一逻辑电平时，使能时长产生器1142工作，此时，时长产生器1142开始计时，并在预定时长到达后通过其输出端输出时长信号tims的第一逻辑电平，否则，时长产生器1142通过其输出端输出时长信号tims的第二逻辑电平。
34.时钟计数器1144的使能端与时钟检测器112的输出端相连，其第一输入端与scl引脚相连，其第二输入端与时长产生器1142的输出端相连，当数字模式启动信号start为第二逻辑电平时，时钟计数器1144不工作；当数字模式启动信号start为第一逻辑电平时，使能时钟计数器1144工作，此时，时钟计数器1144计数scl引脚的时钟个数，并在计数值达到预定个数后通过其输出端输出计数信号counter的第一逻辑电平，否则，时钟计数器1144输出端输出计数信号counter的第二逻辑电平；当时长产生器1142在预定时长到达后通过其输出端输出时长信号tims的第一逻辑电平时，时钟计数器1144重置或清零。
35.请参考图2所示，其为本发明在一个实施中的如图1所示的scl引脚的时钟信号和时钟计数器1144输出的计数信号counter的时序图。在图2所示的实施例中，在预定时长内到达scl引脚的时钟信号的预定个数为8；时钟计数器1144在scl引脚的时钟信号的计数值达到8个前，通过其输出端输出低电平，在scl引脚的时钟信号的计数值达到8个后，通过其输出端输出高电平，即计数信号counter的第一逻辑电平为高电平，计数信号counter的第二逻辑电平为低电平。
36.模式判断单元1146的第一输入端与时长产生器1142的输出端相连，其第二输入端与时钟计数器1144的输出端相连，模式判断单元1146基于时长产生器1142输出的时长信号tims和时钟计数器1144输出的计数信号counter，判断在预定时长内scl引脚是否有预定个数的时钟信号到达，并基于判断结果通过其输出端输出对应的模式判断信号mode。
37.以下基于图2，具体介绍图1所示的数模混合的接口控制电路在一个实施例中的工作过程。在该实施例中，时长产生器1142为1毫秒产生器，其预定时长为1毫秒；时钟计数器1144中，在预定时长内到达scl引脚的时钟信号的预定个数为8。
38.如果i2c总线处于空闲状态(即不需要i2c总线传输或不需要i2c数字模式)时，scl引脚的电平将一直会是高电平，此时，引脚逻辑电路120配置sda引脚为模拟模式下的模拟信号vout引脚(或引脚逻辑电路120配置sda引脚为模拟输出模式)。
39.如果i2c总线传输启动，主机在产生启动信号后控制scl，scl引脚将会由外部时钟控制出现8个时钟脉冲，也就是说，scl引脚会出现由高到低的电平切换，触发时钟检测器112输出数字模式启动信号start的第一逻辑电平。
40.时长产生器1142和时钟计数器1144在接收到数字模式启动信号start的第一逻辑电平时开始工作，时长产生器1142会在1毫秒时间(其为预定时长)到达后输出时长信号tims的第一逻辑电平；时钟计数器1144计数scl引脚的时钟个数，并在计数值达到8个(其为预定个数)后，通过其输出端输出计数信号counter的第一逻辑电平。
41.模式判断单元1146基于时长产生器1142输出的时长信号tims和时钟计数器1144输出的计数信号counter，判断在1毫秒时间内scl引脚是否有8个时钟信号到达，并基于判断结果通过其输出端输出模式判断信号mode。当在1毫秒时间内scl引脚有8个时钟信号到达时，表示检测到i2c总线传输(或i2c数字模式)已启动，模式检测单元114输出模块判断信号mode的第一逻辑电平；否则，模式检测单元114输出模块判断信号mode的第二逻辑电平。
42.引脚逻辑电路120基于模式检测电路110输出的模式判断信号mode配置sda引脚(其也可称为共享引脚)的功能。当模块判断信号mode为第一逻辑电平时，引脚逻辑电路120配置sda引脚为数字模式下的数据输入输出引脚；当模块判断信号mode为第二逻辑电平时，引脚逻辑电路120配置sda引脚为模拟模式下的模拟信号vout的输出引脚。
43.需要特别说明的是，上位中的第一逻辑电平和第二逻辑电平为同一信号的两种逻辑状态，例如，模块判断信号mode的第一逻辑电平为高电平，其第二逻辑电平为低电平；或者模块判断信号mode的第一逻辑电平为低电平，其第二逻辑电平为高电平。
44.综上所述，本发明直接借助数字通讯接口的sda(串行数据线)引脚，通过判断在预定时长内scl引脚是否有预定个数的时钟信号到达，来提供模式判断信号mode，以决定此sda引脚(或共享引脚)的状态，从而实现正确配置sda引脚功能，当模块判断信号mode为第一逻辑电平时，表示总线传输已启动，引脚逻辑电路120配置sda引脚为数字模式下的数据信号引脚；否则，引脚逻辑电路120配置sda引脚为模拟模式下的模拟信号vout引脚。这样，一个引脚可以用于数字模式的数据输入输出或者模拟信号vout的输出，从而减少了引脚数量，即节省了芯片面积和制造成本，又节约了封装测试成本，使得最后的产品总成本大幅降低。
45.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
46.尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改和变型。