锁频环逻辑电路、振荡系统及振荡系统的操作方法与流程

锁频环逻辑电路、振荡系统及振荡系统的操作方法
1.相关申请的交叉引用
2.本技术基于并要求2021年7月8日提交于韩国知识产权局的韩国专利申请no.10-2021-0089935的优先权，该申请的公开内容以引用方式整体并入本文中。
技术领域
3.本公开涉及振荡系统，更具体地，涉及一种包括锁频环的振荡系统及该振荡系统的操作方法。


背景技术：

4.在集成电路中，可不同地使用振荡信号。例如，处理数字信号的集成电路的操作可与振荡信号(或时钟信号)同步。振荡信号还可用于处理诸如射频(rf)频带信号的模拟信号。当在许多系统中使用弛豫振荡器而非锁相环(pll)作为时钟源时，存在诸如节省成本和降低功耗的优点。然而，弛豫振荡器易受温度变化影响。作为无源元件的电阻器的电阻基本上与温度成比例地增大或减小，从而改变频率。这可能不可避免地导致系统中的致命问题。


技术实现要素：

5.提供了一种基于不连续源执行频率校准的振荡系统。
6.附加方面将在以下描述中部分地阐述，并且部分地将从该描述显而易见，或者可通过所呈现的实施例的实践来了解。
7.根据本公开的一方面，一种锁频环(fll)逻辑电路包括：有效性信号发生器，其被配置为接收外部时钟信号并确定外部时钟信号中是否出现毛刺；时钟分频器，其被配置为基于外部时钟信号和有效性信号发生器的确定结果来生成参考频率时钟信号；同步器，其被配置为将振荡器时钟信号的相位与参考频率时钟信号的相位进行同步；时钟计数器，其被配置为在参考时间期间对振荡器时钟信号的脉冲数进行计数；以及码限制器，其被配置为基于所计数的脉冲数来确定用于校准振荡器时钟信号的操作频率的频率选择值的范围。
8.根据本公开的一方面，一种振荡系统包括：弛豫振荡器，其包括电阻元件和电容器；以及锁频环(fll)逻辑电路，其包括：有效性信号发生器，其被配置为接收外部时钟信号并确定外部时钟信号中是否存在毛刺；时钟分频器，其被配置为基于外部时钟信号和有效性信号发生器的确定结果来生成参考频率时钟信号；同步器，其被配置为将振荡器时钟信号的相位与参考频率时钟信号的相位进行同步；时钟计数器，其被配置为在参考时间内对振荡器时钟信号的脉冲数进行计数；
9.以及码限制器，其被配置为基于所计数的脉冲数来确定用于校准振荡器时钟信号的操作频率的频率选择值的范围。
10.根据本公开的一方面，一种锁频环(fll)逻辑电路的操作方法包括：接收外部时钟信号；确定外部时钟信号中是否出现毛刺；基于确定外部时钟信号中未出现毛刺，生成参考频率时钟信号；将参考频率时钟信号的相位与振荡器时钟信号的相位进行同步；执行时钟
计数；基于时钟计数的结果来确定振荡器时钟信号的操作频率是否与目标频率相同；以及基于时钟计数的结果来调节频率选择值，其中，频率选择值用于校准振荡器时钟信号的操作频率。
11.根据本公开的一方面，一种振荡系统包括：弛豫振荡器，其被配置为提供振荡时钟信号；以及锁频环(fll)逻辑电路，其被配置为：接收外部时钟信号；在外部时钟信号被确定为有效的第一时间段期间：基于确定振荡时钟信号的振荡频率与目标频率不匹配，基于外部时钟信号以及振荡频率与目标频率之间的差来调节频率选择信号，并且将频率选择信号提供给弛豫振荡器，其中，频率选择信号使得弛豫振荡器调节振荡频率以与目标频率匹配；并且在外部时钟信号被确定为无效的第二时间段期间，将频率选择信号维持在恒定值。
附图说明
12.从以下结合附图进行的描述，本公开的某些实施例的以上和其它方面、特征和优点将更显而易见，在附图中：
13.图1是根据示例实施例的振荡系统的框图；
14.图2是根据示例实施例的锁频环(fll)逻辑电路的框图；
15.图3是根据示例实施例的振荡系统的时序图；
16.图4是根据示例实施例的当码限制使能信号被去激活时内部频率选择信号对频率的曲线图；
17.图5是根据示例实施例的当码限制使能信号被激活时内部频率选择信号对频率的曲线图；
18.图6是根据示例实施例的温度与内部频率选择信号之间的映射表；
19.图7是根据示例实施例的电子装置的框图。
具体实施方式
20.以下，将参照附图详细描述实施例。
21.如本领域的传统，可根据执行所描述的功能的块来描述和示出实施例。如附图所示，这些块(其在本文中可称为单元或模块等，或者其可以通过诸如电路、发生器、分频器、同步器、计数器、限制器等的名称来引用)可在物理上由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟或数字电路实现，并且可由固件和软件驱动。例如，电路可实施在一个或多个半导体芯片中或者诸如印刷电路板等的基板支撑件上。包括在块中的电路可由专用硬件实现、或可由处理器(例如，一个或多个编程的微处理器和关联的电路)实现、或可由用于执行块的一些功能的专用硬件与用于执行块的其它功能的处理器的组合实现。实施例的各个块可被物理地分离成两个或更多个相互作用且分立的块。同样，实施例的块可被物理地组合成更复杂的块。
22.图1是根据示例实施例的振荡系统的框图。
23.参照图1，振荡系统100可包括锁频环(fll)逻辑电路110和弛豫振荡器120。根据实施例，振荡系统100可被实现于包括模拟元件的集成电路(ic)的晶圆上。
24.根据实施例，fll逻辑电路110可执行频率校准，使得振荡器频率被锁定为目标频率。目标频率可以是用于包括振荡系统100的电子装置的内部操作的频率。
25.根据实施例，fll逻辑电路110可接收外部时钟信号ext_clk和初始频率选择信号init_fsel并且向弛豫振荡器120输出内部频率选择信号int_fsel。外部时钟信号ext_clk可对应于弛豫振荡器120的参考频率。
26.初始频率选择信号init_fsel可指用于基于外部时钟信号ext_clk输出目标频率的初始设定值。即使外部时钟信号ext_clk是相同的，根据振荡系统100的工艺条件，振荡器时钟信号osc_clk的频率也可不同。例如，可在晶圆的中心区域中创建包括第一振荡系统的芯片，并且可在晶圆的边界区域中创建包括第二振荡系统的芯片。在这种情况下，当内部频率选择信号int_fsel的值相对于外部时钟信号ext_clk为100时，包括第一振荡系统的芯片可输出目标频率作为振荡器时钟信号osc_clk的频率，当内部频率选择信号int_fsel的值为120时，包括第二振荡系统的芯片可输出具有与目标频率相同的频率的振荡器频率osc_clk。换言之，初始频率选择信号init_fsel的值是内部频率选择信号int_fsel的初始值，其可由振荡系统100使用以基于外部时钟信号ext_clk输出目标频率。
27.根据实施例，外部时钟信号ext_clk可不输入或者可不总是输入至fll逻辑电路110。外部时钟信号ext_clk可对应于非连续时钟信号或间歇时钟信号。例如，接收振荡器时钟信号osc_clk的其它模块(例如，存储器和中央处理单元(cpu))可在特定时间段内不操作，或者可响应于用户输入而进入空闲模式。在这种情况下，当其它模块进入空闲模式时，振荡系统100可确定不向其它模块提供振荡器时钟信号osc_clk以降低功耗。根据现有技术，fll逻辑电路可接收连续时钟信号并执行频率校准，但是不可针对非连续或间歇时钟信号执行频率校准。
28.根据实施例，弛豫振荡器120可以是被配置为输出振荡器时钟信号osc_clk的模块。振荡器时钟信号osc_clk可被发送至需要时钟信号的其它模块。
29.图2是根据示例实施例的fll逻辑电路110的框图。
30.参照图2，fll逻辑电路110可包括有效性信号发生器210、时钟分频器220、同步器230、时钟计数器240和码限制器250。
31.有效性信号发生器210可接收外部时钟信号ext_clk并确定外部时钟信号ext_clk的有效性。例如，有效性信号发生器210可基于外部时钟信号ext_clk中是否存在毛刺来确定有效性信号。当外部时钟信号ext_clk的大小超过特定值时，有效性信号发生器210可确定外部时钟信号ext_clk中存在毛刺。当外部时钟信号ext_clk中存在毛刺时，有效性信号发生器210可不向时钟分频器220输出有效性信号fin_valid或输出逻辑低的有效性信号fin_valid。当外部时钟信号ext_clk的大小不超过特定值时，有效性信号发生器210可生成有效性信号fin_valid并向时钟分频器220发送有效性信号fin_valid(或逻辑高的有效性信号fin_valid)。
32.时钟分频器220可接收外部时钟信号ext_clk和有效性信号fin_valid并可基于外部时钟信号ext_clk和有效性信号fin_valid输出参考频率信号fref。例如，当有效性信号fin_valid为逻辑高时，时钟分频器220可通过对外部时钟信号ext_clk的频率进行分频来输出参考频率信号fref。当有效性信号fin_valid为逻辑低时，由于外部时钟信号ext_clk中存在毛刺，所以时钟分频器220可绕过参考频率信号fref的生成。根据实施例，时钟分频器220可接收外部时钟信号ext_clk并通过将外部时钟信号ext_clk的频率除以500来输出参考频率信号fref。例如，外部时钟信号ext_clk的频率可为100mhz，由时钟分频器220输出
的参考频率信号fref的频率可为200khz。
33.时钟分频器还可基于从有效性信号发生器接收的有效性信号来生成具有目标频率的时钟信号并将该时钟信号发送至同步器。
34.同步器230可接收来自弛豫振荡器120的振荡器时钟信号osc_clk和来自时钟分频器220的参考频率信号fref。同步器230可包括d触发器并可基于d触发器将参考频率信号fref的相位与振荡器时钟信号osc_clk的相位同步。
35.时钟计数器240可以是被配置为对输入时钟信号的脉冲数进行计数的模块。时钟计数器240可从弛豫振荡器120接收振荡器时钟信号osc_clk。时钟计数器240可被配置为在参考时间内对振荡器时钟信号osc_clk的脉冲进行计数。参考时间可基于参考频率窗口fref_win的大小被确定。参考时间可随诸如振荡器的模块的性能等变化。例如，参考时间可为1毫秒(ms)，但不限于此。时钟计数器240可被配置为将计数值输入至码限制器250。码限制器250可基于计数值确定内部频率选择信号int_fsel(例如如图3所示)中的变化幅度。例如，当码限制使能信号code_limit_en(例如如图3所示)被激活时，码限制器250可基于初始频率选择信号init_fsel输出上限和下限之间的范围内的内部频率选择信号int_fsel中的变化幅度。
36.图3是根据示例实施例的振荡系统的时序图。
37.参照图3，反相重置信号reset_b可在时间点t1处转变为逻辑高。fll逻辑电路110可响应于反相重置信号reset_b的转变接收初始频率选择信号init_fsel并且将初始频率选择信号init_fsel输出至弛豫振荡器120。弛豫振荡器120可基于初始频率选择信号init_fsel来输出振荡器时钟信号osc_clk。弛豫振荡器120可基于初始频率选择信号init_fsel来输出具有目标频率的振荡器时钟信号osc_clk。例如，初始频率选择信号init_fsel的值可为100。
38.外部时钟信号ext_clk可在时间点t2处被输入至fll逻辑电路110。外部时钟信号ext_clk可被输入至fll逻辑电路110的有效性信号发生器210。有效性信号发生器210可在时间点t2和时间点t3之间的时段期间确定外部时钟信号ext_clk的有效性。例如，有效性信号发生器210可在时间点t2和时间点t3之间的时段期间监测外部时钟信号ext_clk的大小并且确定外部时钟信号ext_clk中是否存在毛刺。
39.有效性信号fin_valid可在时间点t3处从逻辑低转变为逻辑高。换言之，有效性信号发生器210可不检测从时间点t2开始输入的外部时钟信号ext_clk中的毛刺的信号大小，因此可将指示外部时钟信号ext_clk有效的有效性信号fin_valid改变为逻辑高。当有效性信号fin_valid转变为逻辑高时，可由fll逻辑电路110执行频率校准。换言之，在时间点t3和时间点t4之间的时段期间，fll逻辑电路110可改变内部频率选择信号int_fsel，使得振荡器时钟信号osc_clk的频率跟随目标频率。由于在时间点t3和时间点t4之间的时段期间不存在温度变化并且内部频率选择信号int_fsel可能包括振荡器时钟信号osc_clk的频率的微小误差，所以内部频率选择信号int_fsel的值可改变(例如，在101和99之间)。
40.在时间点t4处，振荡器时钟信号osc_clk的频率可减小。参照图3，振荡系统100的温度可在时间点t4处从室温增加至高温。在实施例中，室温可为25℃，高温可为100℃。弛豫振荡器120可包括电阻元件，并且电阻元件的电阻可随温度增加而增大。随着电阻元件的电阻增大，弛豫振荡器120谐振的频率可减小。
41.当振荡器时钟信号osc_clk的操作频率在时间点t4处快速减小时，fll逻辑电路110可调节内部频率选择信号int_fsel的值，使得操作频率跟随目标频率。例如，从振荡器时钟信号osc_clk的操作频率快速减小的时间点t4开始直至振荡器时钟信号osc_clk的操作频率与目标频率相同的时间点t5，fll逻辑电路110可增大内部频率选择信号int_fsel的值，使得在每个频率窗口中，操作频率与目标频率相同。例如，在时间点t5处，内部频率选择信号int_fsel的值可为约120。尽管在时间点t5处振荡器时钟信号osc_clk的操作频率与目标频率相同，但是可继续频率校准直至时间点t6。换言之，可在值120左右的范围内实时改变内部频率选择信号int_fsel。
42.有效性信号fin_valid可在时间点t6处转变为逻辑低。根据实施例，有效性信号发生器210可被配置为在特定时间段期间生成有效性信号fin_valid。外部时钟信号ext_clk的输入何时中断可能是未知的，因为外部时钟信号ext_clk可以是非连续或间歇时钟源。因此，有效性信号发生器210可仅在特定数量的时钟期间输出有效性信号fin_valid。当有效性信号fin_valid在时间点t6处转变为逻辑低时，内部频率选择信号int_fsel可维持在固定值。如上所述，为了使在时间点t4处快速减小的振荡器时钟信号osc_clk的操作频率能够跟随目标频率，从时间点t5至时间点t6，内部频率选择信号int_fsel的值可维持在120左右。在时间点t6处，当有效性信号fin_valid转变为逻辑低时，内部频率选择信号int_fsel的值可为120。
43.振荡器时钟信号osc_clk的频率可在时间点t7处增加。振荡系统100的温度可在时间点t7处从高温降低至室温。由于振荡器时钟信号osc_clk的操作频率在时间点t5和时间点t6之间的时段期间被设定为与高温下的目标频率匹配，所以即使温度从高温改变为室温，振荡器时钟信号osc_clk的操作频率也可增加。由于弛豫振荡器120的电阻元件的电阻与温度成正比，所以其电阻可随温度降低而减小。由于弛豫振荡器120的电阻与弛豫振荡器120的谐振频率成反比，所以弛豫振荡器120的谐振频率可随弛豫振荡器120的电阻减小而增加。
44.振荡器时钟信号osc_clk的操作频率可在时间点t8处增加。振荡系统100的温度可在时间点t8处从室温降低至低温。上面关于时间点t7给出的描述可应用于在时间点t8处振荡器时钟信号osc_clk的操作频率的增加，因此，省略其冗余描述。在时间点t6至时间点t8之间的有效性信号fin_valid维持逻辑低的时段中，即使振荡器时钟信号osc_clk的操作频率不同于目标频率，用于跟随目标频率的内部频率选择信号int_fsel的值也可固定。
45.外部时钟信号ext_clk可在时间点t9处被输入至fll逻辑电路110。fll逻辑电路110的有效性信号发生器210可在时间点t9和时间点t10之间的时段期间确定外部时钟信号ext_clk的有效性。确定外部时钟信号ext_clk的有效性的周期可与时间点t2和时间点t3之间的周期相同。
46.有效性信号fin_valid可在时间点t10处从逻辑低转变为逻辑高。当在时间点t9和时间点t10之间的时段期间接收的外部时钟信号ext_clk没有毛刺时，有效性信号发生器210可将有效性信号fin_valid改变为逻辑高。fll逻辑电路110可基于有效性信号fin_valid的逻辑高而开始频率校准。再参照图2，基于有效性信号fin_valid转变为逻辑高，时钟分频器220生成参考频率信号fref，振荡器时钟信号osc_clk的操作频率与参考频率信号fref的频率进行比较，并且内部频率选择信号int_fsel的值被调节，使得振荡器时钟信号
osc_clk的操作频率跟随目标频率。
47.在时间点t10处，当有效性信号fin_valid转变为逻辑高时，内部频率选择信号int_fsel的值可为120。在时间点t10处，振荡器时钟信号osc_clk的操作频率可高于目标频率。这是因为先前在时间点t7和t8处温度降低两次，而未执行频率校准。内部频率选择信号int_fsel的值可从时间点t10开始减小，使得振荡器时钟信号osc_clk的操作频率与目标频率相同。例如，内部频率选择信号int_fsel的值可在时间点t11处减小至80。
48.温度可从时间点t11开始缓慢增加。尽管温度在时间点t4、t7或t8处快速增加或降低，但是温度可从时间点t11至时间点t12缓慢且线性地增加。在时间点t11和时间点t12之间的时段期间，内部频率选择信号int_fsel的值也可与线性增加的温度对应地线性增加。振荡器时钟信号osc_clk的操作频率在时间点t11处达到目标频率，并且温度从时间点t11至时间点t12没有快速增加而是线性增加，因此，振荡器时钟信号osc_clk的操作频率可与目标频率相同或者可在在目标频率的误差范围内。由于当温度从时间点t11至时间点t12缓慢增加时内部频率选择信号int_fsel增大，所以频率校准可被认为是实时执行的。
49.有效性信号fin_valid可在时间点t13处从逻辑高转变为逻辑低。内部频率选择信号int_fsel的值可从时间点t13开始维持恒定。例如，内部频率选择信号int_fsel的值可为101。
50.码限制使能信号code_limit_en可在时间点t14被激活。码限制使能信号code_limit_en可基于初始频率选择信号init_fsel限制内部频率选择信号int_fsel的值的范围。例如，当码限制使能信号code_limit_en转变为逻辑高时，内部频率选择信号int_fsel可被限制为基于初始频率选择信号init_fsel(可为例如100)的值的10％的变化幅度。因此，当码限制使能信号code_limit_en被激活时，即使温度异常增加或降低，也防止内部频率选择信号int_fsel的值过度改变以使振荡器时钟信号osc_clk的操作频率能够跟随目标频率，并且内部频率选择信号int_fsel的摆动宽度被固定。当码限制使能信号code_limit_en被激活并且温度大大改变时，振荡器时钟信号osc_clk的操作频率可能不跟随目标频率，但是码限制值可预定，使得操作频率与目标频率之间的误差在振荡系统100的误差范围内。换言之，参照图3，当内部频率选择信号int_fsel基于初始频率选择信号init_fsel的值100具有10％的变化幅度时，内部频率选择信号int_fsel的值的范围可为90至110。
51.随着温度在时间点t15处快速增加，振荡器时钟信号osc_clk的操作频率可快速减小。外部时钟信号ext_clk可在时间点t16处被新输入，并且有效性信号fin_valid可在时间点t17处转变为逻辑高。fll逻辑电路110从时间点t17开始执行频率校准。当在时间点t17处开始频率校准时，内部频率选择信号int_fsel从值101开始。由于振荡器时钟信号osc_clk的操作频率在时间点t17处低于目标频率，所以内部频率选择信号int_fsel可开始增加，以增加振荡器时钟信号osc_clk的操作频率。然而，由于码限制使能信号code_limit_en已被激活，所以内部频率选择信号int_fsel可允许的最大值为110。当码限制使能信号code_limit_en未被激活时，内部频率选择信号int_fsel的值可增加直至120，使得振荡器时钟信号osc_clk的操作频率跟随目标频率。然而，内部频率选择信号int_fsel的最大值为110，因此，振荡器时钟信号osc_clk的操作频率接近低于目标频率的值。
52.有效性信号fin_valid可在时间点t18处转变为逻辑低，并且内部频率选择信号int_fsel可维持在恒定值。由于码限制使能信号code_limit_en的影响，从时间点t18开始
维持的内部频率选择信号int_fsel的恒定值可为110。尽管在时间点t18处在高温下的操作频率低于目标频率，但是当温度在时间点t19处快速降低至低温时，振荡器时钟信号osc_clk以高于目标频率的频率进行操作。在码限制使能信号code_limit_en被激活之后的时间点t19处在低温下的操作频率的误差与在时间点t8处在低温下的操作频率的误差相比减小。类似地，在码限制使能信号code_limit_en被激活之后在时间点t18处在高温下的操作频率的误差与在码限制使能信号code_limit_en未被激活时在时间点t4处在高温下的操作频率的误差相比减小。
53.图4是根据示例实施例的当码限制使能信号code_limit_en未被激活时内部频率选择信号int_fsel对频率的曲线图。
54.参照图4，内部频率选择信号int_fsel可被设定为初始频率选择信号init_fsel的值。考虑到可能根据芯片工艺而不同的元件特性，初始频率选择信号init_fsel可对应于用于输出目标频率的调整值。弛豫振荡器120可接收内部频率选择信号int_fsel并且输出以目标频率操作的振荡器时钟信号osc_clk。
55.根据实施例，当温度快速降低时，振荡器时钟信号osc_clk的操作频率可沿着路径
①
增加。换言之，路径
①
可对应于有效性信号fin_valid为逻辑低但温度快速降低的情况。由于有效性信号fin_valid为逻辑低，所以内部频率选择信号int_fsel可维持恒定。换言之，振荡器时钟信号osc_clk的操作频率可沿着y轴增加至与同一内部频率选择信号int_fsel值的低温曲线图low_temp相交的频率。
56.根据实施例，当在振荡器时钟信号osc_clk的操作频率沿着路径
①
增加之后接收到外部时钟信号ext_clk时，可基于路径
②
执行频率校准。换言之，当接收到外部时钟信号ext_clk并且由于外部时钟信号ext_clk中不存在毛刺而确定外部时钟信号ext_clk有效时，有效性信号fin_valid可转变为逻辑高，并且可开始频率校准。在图4的情况下，由于对内部频率选择信号int_fsel不存在码限制，所以可在沿着低温曲线图low_temp改变内部频率选择信号int_fsel的值以使得振荡器时钟信号osc_clk的操作频率与目标频率相同的同时执行频率校准。参照图4，内部频率选择信号int_fsel可减小至第一码值。
57.根据实施例，温度可从低温改变为室温。振荡器时钟信号osc_clk的操作频率可沿着路径
③
减小。换言之，路径
③
可对应于有效性信号fin_valid为逻辑低但温度快速增加的情况。由于有效性信号fin_valid为逻辑低，所以内部频率选择信号int_fsel可维持在第一码值。振荡器时钟信号osc_clk的操作频率可沿着第一码值的y轴减小至与室温曲线图room_temp相交的频率。减小后的频率可对应于第一频率first_freq。
58.根据实施例，当温度快速增加时，振荡器时钟信号osc_clk的操作频率可沿着路径
④
减小。换言之，路径
④
可对应于有效性信号fin_valid为逻辑低但温度快速增加的情况。由于有效性信号fin_valid为逻辑低，所以内部频率选择信号int_fsel可维持恒定。振荡器时钟信号osc_clk的操作频率可沿着y轴减小至与高温曲线图high_temp相交的频率，使得内部频率选择信号int_fsel维持在相同的x值。
59.根据实施例，当在振荡器时钟信号osc_clk的操作频率沿着路径
④
减小之后接收到外部时钟信号ext_clk时，可基于路径
⑤
执行频率校准。换言之，当接收到外部时钟信号ext_clk并且由于外部时钟信号ext_clk中不存在毛刺而确定外部时钟信号ext_clk有效时，有效性信号fin_valid可转变为逻辑高，并且可开始频率校准。在图4的情况下，由于对
内部频率选择信号int_fsel不存在码限制，所以可在沿着高温曲线图high_temp改变内部频率选择信号int_fsel的值以使得振荡器时钟信号osc_clk的操作频率与目标频率相同的同时执行频率校准。参照图4，内部频率选择信号int_fsel可增加至第二码值。
60.根据实施例，温度可从高温改变为室温。振荡器时钟信号osc_clk的操作频率可沿着路径
⑥
增加。换言之，路径
⑥
可对应于有效性信号fin_valid为逻辑低但温度快速降低的情况。由于有效性信号fin_valid为逻辑低，所以内部频率选择信号int_fsel可维持在第二码值。振荡器时钟信号osc_clk的操作频率可沿着第二码值的y轴增加至与室温曲线图room_temp相交的频率。增加后的频率可对应于第二频率second_freq。换言之，根据路径
①
至
⑥
的振荡器时钟信号osc_clk的操作频率的最大误差范围max freq_error可以是第二频率second_freq与第一频率first_freq之间的差。
61.图5是根据示例实施例的当码限制使能信号code_limit_en被激活时内部频率选择信号int_fsel对频率的曲线图。
62.参照图5，当温度快速降低时，振荡器时钟信号osc_clk的操作频率可沿着路径
⑦
增加。换言之，路径
⑦
可对应于有效性信号fin_valid为逻辑低但温度快速降低的情况。由于有效性信号fin_valid为逻辑低，所以内部频率选择信号int_fsel可维持恒定。换言之，振荡器时钟信号osc_clk的操作频率可沿着y轴增加至与同一内部频率选择信号int_fsel值的低温曲线图low_temp相交的频率。
63.根据实施例，当在振荡器时钟信号osc_clk的操作频率沿着路径
⑦
增加之后接收到外部时钟信号ext_clk时，可基于路径
⑧
执行频率校准。换言之，当接收到外部时钟信号ext_clk并且由于外部时钟信号ext_clk中不存在毛刺而确定有效时，有效性信号fin_valid可转变为逻辑高，并且可开始频率校准。
64.当码限制使能信号code_limit_en被激活时，内部频率选择信号int_fsel的值可被限制。内部频率选择信号int_fsel的值可减小以使得在低温曲线图low_temp上振荡器时钟信号osc_clk的操作频率跟随目标频率。此时，内部频率选择信号int_fsel的值可减小至基于初始频率选择信号init_fsel的值的下限。换言之，即使执行频率校准，振荡器时钟信号osc_clk的操作频率也不会减小至目标频率。
65.根据实施例，温度可从低温改变为室温。振荡器时钟信号osc_clk的操作频率可沿着路径
⑨
减小。换言之，路径
⑨
可对应于有效性信号fin_valid为逻辑低但温度快速增加的情况。由于有效性信号fin_valid为逻辑低，所以内部频率选择信号int_fsel可维持在码限制code_limit的下限。振荡器时钟信号osc_clk的操作频率可沿着码限制code_limit的下限的y轴减小至与室温曲线图room_temp相交的频率。减小后的频率可对应于第三频率third_freq。
66.根据实施例，当温度快速增加时，振荡器时钟信号osc_clk的操作频率可沿着路径
⑩
减小。换言之，路径
⑩
可对应于有效性信号fin_valid为逻辑低但温度快速增加的情况。由于有效性信号fin_valid为逻辑低，所以内部频率选择信号int_fsel可维持恒定。振荡器时钟信号osc_clk的操作频率可沿着y轴减小至与高温曲线图high_temp相交的频率，使得内部频率选择信号int_fsel维持在相同的x值。
67.根据实施例，当在振荡器时钟信号osc_clk的操作频率沿着路径
⑩
减小之后接收到外部时钟信号ext_clk时，可基于路径执行频率校准。换言之，当接收到外部时钟信号
2100。根据示例实施例，fll 2100可包括弛豫振荡器120和fll逻辑电路110。根据示例实施例，发送器2016可包括fll 2100。接收器2012可通过天线从外部接收模拟信号，使用其fll 2100的输出信号将模拟信号转换为数字信号，并且将数字信号提供给通信模块2020。发送器2016可从通信模块2020接收数字信号，使用其fll 2100的输出信号将数字信号转换为模拟信号，并且通过天线输出模拟信号。振荡系统2042可包括晶体振荡器(xo)、压控晶体振荡器(vcxo)或温度补偿晶体振荡器(tcxo)。
77.通信模块2020可包括调制解调器处理器2022、精简指令集计算机(risc)/数字信号处理器(dsp)2024、控制器/处理器2026、存储器2028、i/o装置2030和fll 2100。
78.调制解调器处理器2022可执行诸如编码、调制、解调和解码的处理操作，以发送和接收数据。risc/dsp 2024可在电子装置2000中执行一般或专门的处理操作。
79.控制器/处理器2026可控制通信模块2020的块。存储器2028可存储数据、各种指令代码以及图6的映射表。i/o装置2030可与外部i/o装置2040通信。通信模块2020(例如，调制解调器处理器2022或控制器/处理器2026)可使用由fll 2100生成的输出信号来执行通信所需的处理操作。
80.根据实施例，提供一种振荡系统，包括弛豫振荡器和锁频环逻辑电路。弛豫振荡器被配置为提供振荡时钟信号。锁频环逻辑电路被配置为接收外部时钟信号，并且在外部时钟信号被确定为有效的第一时间段期间：基于确定振荡时钟信号的振荡频率与目标频率不匹配，基于外部时钟信号以及振荡频率与目标频率之间的差来调节频率选择信号，并且将频率选择信号提供给弛豫振荡器，其中，频率选择信号使得弛豫振荡器调节振荡频率以与目标频率匹配；并且在外部时钟信号被确定为无效的第二时间段期间，将频率选择信号维持在恒定值。
81.在根据实施例的振荡系统中，在第一时间段期间，锁频环逻辑电路还被配置为在预定范围内调节频率选择信号。
82.在根据实施例的振荡系统中，锁频环逻辑电路还被配置为：在第二时间段期间确定振荡系统的温度，并且基于温度从多个预定恒定值当中选择恒定值。
83.尽管已经具体地示出和描述了实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可对实施例进行各种形式和细节上的改变。