一种倍频电路及倍频器的制作方法

1.本发明涉及倍频器领域，具体而言，涉及一种倍频电路及倍频器。


背景技术：

2.随着通信技术的发展，无线通信产品急剧增多，导致原有的可用频段出现短缺，迫切需要开辟未曾使用的频段毫米波频段。而倍频器可以通过倍频的方式增加工作带宽，广泛应用于扩频通信领域中。
3.为了防止倍频器产生较大的不需要的谐波分量从而降低系统信号的谐波抑制比，通常会采用谐波网络对其进行谐波抑制。但是相关技术中的谐波网络仅能对单一谐波进行抑制并且占地大，抑制效果不佳。


技术实现要素：

4.本发明实施例提供一种倍频电路及倍频器，可以增强倍频电路中谐波抑制电路的可靠性和灵活性。
5.第一方面，本发明实施例提供一种倍频电路，所述倍频电路包括：倍频单元、谐波抑制电路；所述倍频单元的输入端连接射频输入端口用以接收输入的射频信号，以对所述射频信号进行倍频处理，所述倍频单元的输出端连接射频输出端口，以输出倍频处理后的射频信号；
6.其中，所述谐波抑制电路包括：传输线、第一可变电容、谐波单元，所述倍频单元的输出端还通过所述传输线与所述第一可变电容连接，所述第一可变电容还连接所述谐波单元的一端，所述谐波单元的另一端接地。
7.可选地，所述倍频电路还包括：匹配电路；所述射频输入端口通过所述匹配电路连接所述倍频单元的输入端。
8.可选地，所述谐波单元包括第二可变电容和电感，所述第二可变电容和所述电感并联后的一端为所述谐波单元的一端，所述第二可变电容和所述电感并联后的另一端为所述谐波单元的另一端。
9.可选地，所述倍频单元的数量为至少两个，则至少两个所述倍频单元依次连接，所述谐波抑制电路的数量为至少一组；
10.至少两个所述倍频单元中存在至少一个倍频单元的输出端连接对应的一组所述谐波抑制电路中的传输线。
11.可选地，若所述倍频单元为两个，所述谐波抑制电路的数量为一组，则两个所述倍频单元中任一所述倍频单元的输出端连接一组所述谐波抑制电路。
12.可选地，若所述第一个倍频单元为差分倍频单元，一组所述谐波抑制电路的数量为两个，所述第一个倍频单元的两个差分输入端均连接所述射频输入端口，则所述第一个倍频单元的两个差分输出端连接一组所述谐波抑制电路中的两个谐波抑制电路中的传输线。
13.可选地，所述第一个倍频单元包括：第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极为所述第一个倍频单元的两个差分输入端，所述第一晶体管的漏极和所述第二晶体管的漏极为所述第一个倍频单元的两个差分输出端，所述第一晶体管的源极和所述第二晶体管的源极接地。
14.可选地，所述第一晶体管和所述第二晶体管都为n沟道mos管。
15.可选地，一组所述谐波抑制电路中两个谐波抑制电路的传输线的阻抗值和物理长度相等，一组所述谐波抑制电路中两个谐波抑制电路的谐波单元的阻抗值相等。
16.第二方面，本发明实施例还提供一种倍频器，所述倍频器包括：射频输入端口、包含上述第一方面任一所述倍频电路，和射频输出端口；其中，所述倍频电路中倍频单元的输入端连接所述射频输入端口，所述倍频电路中倍频单元的输出端连接所述射频输出端口。
17.本发明实施例提供的一种倍频电路及倍频器，其中倍频电路包括倍频单元和谐波抑制电路；倍频单元的输入端连接射频输入端口用以接收输入的射频信号，以对射频信号进行倍频处理，倍频单元的输出端连接射频输出端口，以输出倍频处理后的射频信号；其中，谐波抑制电路包括：传输线、第一可变电容、谐波单元，倍频单元的输出端还通过传输线与第一可变电容连接，第一可变电容还连接谐波单元的一端，谐波单元的另一端接地。通过使用这样的倍频电路，使得谐振抑制电路在完成对倍频单元谐波抑制的同时，减少传输线的长度要求和占地面积，避免仅使用单个谐振电路只能对特定的某个谐波进行抑制，增加了谐波抑制频率点的个数，且使用了可变电容构成谐波抑制电路，可以通过调节电容使得谐波抑制频率点满足用户变换的需求，增强了倍频电路中谐波抑制电路的可靠性和灵活性。
附图说明
18.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
19.图1为本发明提供的一种倍频电路的示意图；
20.图2为本发明提供的一种倍频电路的另一种示意图之一；
21.图3为本发明提供的一种倍频电路的另一种示意图之二；
22.图4为本发明提供的一种倍频电路的另一种示意图之三；
23.图5为本发明提供的一种倍频电路的另一种示意图之四；
24.图6为本发明提供的一种倍频电路的另一种示意图之五；
25.图7为本发明提供的一种倍频电路的另一种示意图之六；
26.图8为本发明提供的一种倍频电路的另一种示意图之七；
27.图9为本发明提供的一种倍频电路的另一种示意图之八；
28.图10为本发明提供的一种倍频电路的另一种示意图之九；
29.图11为本发明提供的一种倍频电路的另一种示意图之十；
30.图12为本发明提供的一种谐波抑制电路的滤波仿真图；
31.图13为本发明提供的一种倍频器的示意图。
32.图标：1，倍频单元；2，射频输入端口；3，射频输出端口；4，倍频器；10，倍频单元；11，第一个倍频单元；12，第二个倍频单元；20，谐波抑制电路；21，谐波单元；30，匹配电路；31，输入匹配电路；32，输出匹配电路；33，级间匹配电路。
具体实施方式
33.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
34.因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
35.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
36.在本发明的描述中，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
37.需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
38.在对本发明进行详细地解释之前，先对本发明的应用场景予以介绍。
39.无线通信技术随着信息技术的进步而不断发展，用户对于现代无线通信提出了更高的要求，期望通信系统可以以更大的带宽进行更高速率的数据传输。然而，原有可用的频段确日益枯竭，从而促使毫米波频段越来越受到大家的关注，毫米波频段的抗干扰能力和穿透能力都比较强。想要获取符合要求的信号，可以通过倍频的方式将低频信号源转换成为所需的毫米波频率源。
40.对于倍频电路而言，其核心器件就是非线性器件。当非线性器件受到正弦信号的激励时，会在其输出端得到输入信号的各次谐波，只需将所需的谐波信号保留下来，将不需要的杂波信号滤除，就可以达到倍频的效果。
41.为了使得倍频电路的输出端得到纯度较高的倍频信号，一般会在倍频电路的输出端采用谐波抑制电路。但是，传统的谐波抑制电路仅能针对某一个频率点进行抑制，灵活性太差的同时占用面积也很大。同时，传统的谐波抑制电路谐波抑制点在加工完成后便固定，使得用户无法根据实际需求进行谐波抑制点的调整，谐波抑制效果不佳。
42.基于此，本发明提供一种倍频电路及倍频器，其中倍频电路包括倍频单元和谐波抑制电路；倍频单元的输入端连接射频输入端口用以接收输入的射频信号，以对射频信号进行倍频处理，倍频单元的输出端连接射频输出端口，以输出倍频处理后的射频信号；其中，谐波抑制电路包括：传输线、第一可变电容、谐波单元，倍频单元的输出端还通过传输线与第一可变电容连接，第一可变电容还连接谐波单元的一端，谐波单元的另一端接地，从而增强了倍频电路中谐波抑制电路的可靠性和灵活性。
43.如下结合附图通过多个实施例进行解释说明。图1为本发明提供的一种倍频电路的示意图。如图1所示，倍频电路1包括：倍频单元10、谐波抑制电路20。倍频单元10的输入端
连接射频输入端口用以接收输入的射频信号，以对射频信号进行倍频处理，倍频单元10的输出端连接射频输出端口，以输出倍频处理后的射频信号。
44.其中，倍频单元10可以使得输出的倍频处理后的射频信号的频率为输入频率的特定倍数，在本技术中对倍频单元10达到的倍频倍数不做具体限定。倍频单元10可以由无源器件(二极管等)或有源器件(场效应晶体管等)构成，从而利用器件的非线性特性实现倍频的功能。倍频单元10可包含push-push(推-推结构)、单管结构、注入锁定结构等实现倍频的结构，本技术对倍频单元10的具体结构不做具体限制。
45.一般地，对于倍频电路1而言，谐波抑制比是其主要关注的性能指标之一。为了达到理想的谐波抑制比，就需要谐波抑制电路。在本实施例中，谐波抑制电路20包括：传输线tl1、第一可变电容c1、谐波单元21，其中倍频单元10的输出端还通过传输线tl1与第一可变电容c1连接，第一可变电容c1还连接谐波单元21的一端，谐波单元21的另一端接地。
46.传输线是传输射频信号的专用电缆或其他结构的导体。传输线的结构形式对于射频信号的传输具有一定的影响，同时也决定了倍频电路1的尺寸和性能。在本技术中，可选地，传输线可以选用为微带线、带状线、波导结构等，在本实施例中可以选用硅基工艺的微带线作为传输线tl1，对传输线tl1的长度和特征阻抗不做具体限定。对于谐波抑制电路20而言，谐波抑制频率点的调节可以通过改变电感值或电容值来实现，由于在集成电路中电感值不能连续改变，因此谐波抑制电路20的频率抑制点的调节可以采用可变电容来实现。可选地，谐波单元21可以包含电感和可变电容。在申请中，谐波抑制电路20主要起滤波的作用，使想要的频率通过，对不需要的频率进行滤除。
47.在本技术中，可以使用硅基cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)工艺去进行倍频电路1的构造，可以选用65-nmcmos工艺或180-nmcmos工艺，本技术对此不做限制。
48.以图1为示例，对该倍频电路的工作流程进行解释。当射频信号从射频输入端口输入，进入倍频电路1中倍频单元10的输入端，通过倍频单元10达到频率的倍频处理后，从倍频单元10的输出端输出倍频处理后的射频信号，然后倍频处理处理后的射频信号经过由传输线tl1、第一可调电容c1、谐波单元21构成的谐波抑制电路处理后，最终到达射频输出端口。
49.由于传输线为本技术中的谐波抑制电路20相较于传统的仅由传输线和电容串联形成的电路结构，可以有效减少传输线的长度，有效减少倍频单元10的版图面积，便于倍频电路1的集成。
50.对于图1提供的倍频电路1而言，设谐波抑制电路20的阻抗为z
l
，第一可变电容和谐波单元21组成的谐振网络的阻抗为z
x
，传输线tl1的特征阻抗为zo、物理长度为d，介质中的相速度为v，角频率为ω，则利用公式(1)可以得到谐波抑制电路20的阻抗为z
l
与上述参数之间的关系：
[0051][0052]
在本实施例中，可以通过不断的调节谐振网络的阻抗z
x
，从而使得谐波抑制电路
20的阻抗z
l
尽可能地小的同时，ω的值对应的频率大小为用户期望的频率抑制点。在本实施例中，若令z
l
＝0，在其余参量都带入已知量时，则可以求解出多个ω值，从而对应多个谐波抑制频率点，即在本实施例中，单个的谐波抑制电路可以提供多个谐波抑制点，避免单一谐波抑制点造成的抑制效果不佳。同时，可以通过不断调节可变电容的大小，使得谐振网络的阻抗z
x
的值发生变化，使得ω的值发生变化，从而使得谐波抑制频率点不断符合用户的需求。
[0053]
在本实施例中，使得谐振抑制电路在完成对倍频单元谐波抑制的同时，减少传输线的长度要求和占地面积，避免仅使用单个谐振电路只能对特定的某个谐波进行抑制，增加了谐波抑制频率点的个数，且使用了可变电容构成谐波抑制电路，可以通过调节电容使得谐波抑制频率点满足用户变换的需求，增强了谐波抑制电路的可靠性和灵活性。
[0054]
在上述图1提供的一种倍频电路的示意图的基础上，本技术还提供了一种倍频电路的可能实现方式。图2为本发明提供的一种倍频电路的另一种示意图之一。如图2所示，倍频电路1还包括：匹配电路30，射频输入端口通过匹配电路30连接倍频单元10的输入端。
[0055]
在倍频电路1中，电流和电压在传输线之中是像波一样传输，在遇到负载或者其他网络端口时就会发生反射现象，导致输出端的信号与输入端的信号混叠，导致射频信号变形。为了使传输过程中反射尽可能的少，使得倍频单元10接收到最大化的射频信号，就需要设计匹配电路。在本实施例中，在倍频单元10的输入端连接匹配电路30，则此处的匹配电路起到输入匹配电路的作用，可以改善整个倍频电路的信噪比。可选地，匹配电路30可以为l型、t型、π型匹配电路等电路结构，本技术对此不做限制。
[0056]
在本实施例中，通过匹配电路的加入，可以降低射频信号的损耗，将射频信号最大化地传输到倍频电路中，尽可能地抑制高次谐波信号的泄露，辅助射频信号获取较高的倍频效率。
[0057]
可选地，本实施例还提供一种倍频电路的可能实现方式。图3为本发明提供的一种倍频电路的另一种示意图之二。如图3所示，在该倍频电路1中，射频输入端口通过输入匹配电路31连接倍频单元10的输入端，倍频单元10的输出端通过输出匹配电路32连接射频输出端口。
[0058]
在本实施例中，在倍频单元10的输入端和输出端都分别连接了匹配电路。对于输入匹配电路31而言，主要作用是将原始射频信号最大化地传输至倍频单元10中；对于输出匹配电路32而言，主要作用是将倍频处理后的射频信号最大化地传输至射频输出端口处，从而降低射频信号在输出端的传输损耗。
[0059]
当射频信号从射频输入端口输入，首先通过输入匹配电路31进入倍频电路1中倍频单元10的输入端，通过倍频单元10达到频率的倍频处理后，从倍频单元10的输出端输出倍频处理后的射频信号，然后倍频处理处理后的射频信号经过由传输线tl1、第一可调电容c1、谐波单元21构成的谐波抑制电路处理后，再经由输出匹配电路32最终到达射频输出端口。
[0060]
在本实施例中，通过在倍频单元的输入端和输出端都加入匹配电路，从而减少射频信号在传输中的损耗，提升倍频电路的倍频效率。
[0061]
为了清楚地介绍谐波抑制电路20的结构，本发明还提供了一种倍频电路的可能实现方式。图4为本发明提供的一种倍频电路的另一种示意图之三。如图4所示，谐波单元21包
括第二可变电容c2和电感l1，第二可变电容c2和电感l1并联后的一端为谐波单元21的一端，第二可变电容c2和电感l1并联后的另一端为谐波单元21的另一端。本技术对第二电容和电感的具体参数不做具体限制。
[0062]
在本实施例中，设谐波抑制电路20的阻抗为z
l
，第一可变电容和谐波单元21组成的谐振网络的阻抗为z
x
，第一可变电容c1的电容值为c1，第二可变电容的电容值为c2，电感l1的电感值为l，传输线tl1的特征阻抗为zo、物理长度为d，介质中的相速度为v，角频率为ω，则利用公式(1)可以得到谐波抑制电路20的阻抗为z
l
与上述参数之间的关系：
[0063][0064]
在上述公式中，第一可变电容和谐波单元21组成的谐振网络的阻抗为z
x
可以通过公式(2)得到：
[0065][0066]
在本实施例中，可以通过不断的调节第一可变电容c1和第二可变电容c2的电容值，从而调节谐振网络的阻抗z
x
，从而使得谐波抑制电路20的阻抗z
l
尽可能地小的同时，ω的值对应的频率大小为用户期望的频率抑制点。在本实施例中，若令z
l
＝0，在其余参量都带入已知量时，则可以求解出多个ω值，从而对应多个谐波抑制频率点，即在本实施例中，单个的谐波抑制电路可以提供多个谐波抑制点，避免单一谐波抑制点造成的抑制效果不佳。同时，可以通过不断调节可变电容的大小，使得谐振网络的阻抗z
x
的值发生变化，使得ω的值发生变化，从而使得谐波抑制频率点不断符合用户的需求。
[0067]
在本实施例中，谐波单元21的结构包括并联的可变电容和电感，通过谐波单元21再串联一个可变电容和传输线构成谐波抑制电路20，从而减少传输线的长度要求的同时保证谐波抑制的效果。
[0068]
在上述图1提供的一种倍频电路的示意图的基础上，本技术还提供了一种倍频电路的可能实现方式。图5为本发明提供的一种倍频电路的另一种示意图之四。如图5所示，在该倍频电路1中，倍频单元10的数量为至少两个，则至少两个所述倍频单元10依次连接。在本实施例中，倍频电路1为了达到高倍频的倍频效果，至少将两个倍频单元10进行串联，则倍频电路1最终达到的倍频次数为这两个倍频单元10各自倍频次数的乘积。如，若倍频电路1中存在两个串联的倍频单元10，其中一个为三倍频的倍频单元10，另一个为二倍频的倍频单元10，则最终倍频电路1所能达到的倍频次数为六倍频。
[0069]
在本实施例中，至少存在两个倍频单元10，谐波抑制电路20的数量为至少一组，至少两个倍频单元10中存在至少一个倍频单元10的输出端连接对应的一组谐波抑制电路20中的传输线。如图4所示，一个倍频单元10的输出端连接一组谐波抑制电路20中的传输线，包括tl1和tl2，其中tl1和tl2为一组谐波抑制电路20中的两个相同电路结构的谐波抑制电
路20中的两个传输线。其中，同一组谐波抑制电路20的电路结构以及电路中各器件的参数都相同。可选地，若倍频电路1中存在三个串联的倍频单元10，则在第二个倍频单元10的输出端也连接一组谐波抑制电路20中的传输线。
[0070]
在本实施例中，通过多个倍频单元依次连接，配合谐波抑制电路形成高倍频的倍频电路，实现对射频信号的高倍频处理。
[0071]
可选地，在本技术中，若倍频单元10为两个，谐波抑制电路20的数量为一组，则两个倍频单元10中任一倍频单元10的输出端连接一组谐波抑制电路20。
[0072]
在上述图1提供的一种倍频电路的示意图的基础上，本技术还提供了一种倍频电路的可能实现方式。图6为本发明提供的一种倍频电路的另一种示意图之五。如图6所示，在本实施例中，倍频电路1包括：两个倍频单元10，一组谐波抑制电路20；若倍频单元10为两个，谐波抑制电路20的数量为一组，在本实施例中，两个倍频单元10中第一个倍频单元的输出端连接一组谐波抑制电路20。其中，第一个倍频单元为输入端直接与射频输入端口连接的倍频单元。
[0073]
可选地，在上述图1提供的一种倍频电路的示意图的基础上，本技术还提供了一种倍频电路的可能实现方式。图7为本发明提供的一种倍频电路的另一种示意图之六。如图7所示，在本实施例中，倍频电路1包括：两个倍频单元10，一组谐波抑制电路20；若倍频单元10为两个，谐波抑制电路20的数量为一组，在本实施例中，两个倍频单元10中第二个倍频单元的输出端连接一组谐波抑制电路20。其中，第二个倍频单元为输出端通过一组谐波抑制电路20后直接与射频输端口连接的倍频单元。
[0074]
可选地，为了清楚地介绍两个倍频单元依次连接时的电路结构，本发明化提供一种倍频电路的可能实现方式。图8为本发明提供的一种倍频电路的另一种示意图之七。如图8所示，倍频电路1包括：第一个倍频单元11，第二个倍频单元12，一组谐波抑制电路20；若第一个倍频单元11为差分倍频单元，一组谐波抑制电路20的数量为两个，第一个倍频单元11的两个差分输入端均连接射频输入端口，则第一个倍频单元11的两个差分输出端连接一组谐波抑制电路20中的两个谐波抑制电路20中的传输线。
[0075]
在本实施例中，对于两个依次连接的倍频单元10而言，第一个倍频单元11为差分倍频单元，即第一倍频单元11为差分输入、差分输出的倍频单元，当射频信号为两个电位幅度相同，极性相反的差分信号，从第一个倍频单元11的两个差分输入端输入，由第一倍频单元11进行倍频处理后，再经过一组谐波抑制电路20中两个谐波抑制电路中的传输线，输入进第二个倍频单元12的差分输入端，最终由第二个倍频单元12的输出端输出。其中，同一组谐波抑制电路20的电路结构以及电路中各器件的参数都相同，第二倍频单元12为差分输入，单输出的电路结构。
[0076]
可选地，为了清楚地介绍第一个倍频单元11的结构，本发明还提供了一种倍频电路的可能实现方式。图9为本发明提供的一种倍频电路的另一种示意图之八。如图9所示，第一个倍频单元11包括：第一晶体管m1和第二晶体管m2，第一晶体管m1的栅极和第二晶体管m2的栅极作为第一个倍频单元11的两个差分输入端，第一晶体管m1的漏极和第二晶体管m2的漏极为第一个倍频单元11的两个差分输出端，第一晶体管m1的源极和第二晶体管m2的源极接地。其中，第一晶体管m1和第二晶体管m2的栅极用于接收输入的射频信号，源极接地，当栅极接收的电压符合导通需求时，第一晶体管m1和第二晶体管m2导通。
[0077]
可选地，在本实施例中，第一晶体管m1和第二晶体管m2都为n沟道mos管。
[0078]
如图9所示，第一倍频单元11为一个push-push结构的倍频器，其中，两个电位幅度相同，极性相反的差分信号可以注入到两个一样的晶体管的栅极中，并在两个晶体管的漏极得到倍频处理后的射频信号。在这样的结构中，可以显著提升倍频单元的奇次谐波倍频增益，增加偶次谐波的抑制能力，实现较高的倍频增益。
[0079]
可选地，对于同一倍频电路1中谐波抑制电路20而言，一组谐波抑制电路20中两个谐波抑制电路20的传输线的阻抗值和物理长度相等，一组谐波抑制电路20中两个谐波抑制电路20的谐波单元21的阻抗值相等，同时，一组谐波抑制电路20中两个谐波抑制电路20的传输线与谐波单元21之间连接的可变电容的电容值也相等，从而可以利用公式(1)和公式(2)计算出该倍频电路1的多个谐波抑制频率点。
[0080]
可选地，若一倍频电路1中存在多个谐波抑制电路20，则每个谐波抑制电路20的传输线的阻抗值和物理长度相等，包含的谐波单元21的阻抗值相等，传输线与谐波单元之间的可变电容的电容值也相等。
[0081]
在一种可能的实现方式中，若谐波单元21由并联的可变电容和电感构成，则对于一组谐波抑制电路20而言，两个谐波单元21中包含的两个可变电容的电容值相等，包含的两个电感的电感值相等，两个谐波抑制电路20中的传输线的阻抗值和物理长度相等，两个谐波抑制电路20中的传输线与谐波单元之间连接的可变电容的电容值也相等。
[0082]
在上述实施例的基础上，本发明还提供了一种倍频电路的可能实现方式。图10为本发明提供的一种倍频电路的另一种示意图之九。如图10所示，倍频电路1包括：输入匹配电路31，第一个倍频单元11，级间匹配电路33，第二个倍频单元12，两个谐波抑制电路20。
[0083]
其中，第一个倍频单元11包括：第一晶体管m1和第二晶体管m2，第一晶体管m1的栅极和第二晶体管m2的栅极作为第一个倍频单元11的两个差分输入端，第一晶体管m1的漏极和第二晶体管m2的漏极为第一个倍频单元11的两个差分输出端，第一晶体管m1的源极和第二晶体管m2的源极接地，第一晶体管m1和第二晶体管m2都为n沟道mos管。可选地，第一个倍频单元11提供三倍频的倍频处理，第二个倍频单元12提供二倍频的倍频处理，则倍频电路1对射频信号提供六倍频的倍频处理。
[0084]
一个谐波抑制电路20包括：传输线tl1、第一可变电容c1、第二可变电容c2和电感l1，第二可变电容c2和电感l1并联后的一端为谐波单元21的一端连接第一可变电容c1，第二可变电容c2和电感l1并联后的另一端为谐波单元21的另一端接地，第一个倍频单元11的一差分输出端通过传输线tl1与第一可变电容c1连接，传输线tl1还连接级间匹配电路33的一差分输入端；另一个谐波抑制电路20包括：另一传输线tl2、第三可变电容c3、第四可变电容c4和电感l2，第四可变电容c4和电感l1并联后的一端为谐波单元21的一端连接第三可变电容c3，第四可变电容c4和电感l1并联后的另一端为谐波单元21的另一端接地，第一个倍频单元11的另一差分输出端通过另一传输线tl2与第三可变电容c3连接，另一传输线tl2还连接级间匹配电路33的另一差分输入端。
[0085]
级间匹配电路33的差分输出端还连接第二个倍频单元12的差分输入端，第二个倍频单元12的输出端连接射频输出端口。
[0086]
在本实施例中，射频信号从射频输入端口输入进倍频电路1，通过输入匹配电路31将单端输入信号转为差分信号输入进第一个倍频单元11进行第一次倍频处理，然后经由第
一个倍频单元11的两个差分输出端达到两个谐波抑制电路20的输入端，经过谐波抑制处理后，再经过级间匹配电路33到达第二个倍频单元12进行第二次倍频处理，最终由第二个倍频单元12的输出端将处理后的射频信号传输至射频输出端口。
[0087]
在本实施例中，tl1和tl2的阻抗值和物理长度相等，第一可变电容c1的电容值与第三可变电容c3的电容值相等，第二可变电容c2的电容值与第四可变电容c4的电容值相等，可以利用公式(1)和公式(2)计算出该倍频电路1的多个谐波抑制频率点。可选地，可以选择合适的参数，使得谐波频率抑制点正好在第一个倍频单元11输出的基次谐波和五次谐波频率处。
[0088]
可选地，在上述图1提供的一种倍频电路的示意图的基础上，本技术还提供了一种倍频电路的可能实现方式。图11为本发明提供的一种倍频电路的另一种示意图之十。如图11所示，在本实施例中，倍频电路1包括：两个倍频单元10，两组谐波抑制电路20；若倍频单元10为两个，谐波抑制电路20的数量为两组，两个倍频单元10中的输出端均连接一组谐波抑制电路20。可选地，在本实施例中，两个倍频单元的都为差分倍频单元，提供差分输入，差分输出。
[0089]
可选地，为了说明谐波抑制电路20的谐波抑制效果，本发明还提供一种谐波抑制电路的滤波仿真图。图12为本发明提供的一种谐波抑制电路的滤波仿真图。如图12所示，该示意图为谐波抑制电路20的输出端滤波仿真图，在频率f1＝10ghz和f2＝50ghz时，可以使得倍频损耗较低，即f1和f2即为该倍频电路1的两个谐波抑制频率点，该倍频电路1存在两个谐波抑制频率点。
[0090]
可选地，若需要f1和f2符合用户期望的谐波抑制频率，可以通过公式(1)和公式(2)，不断调节谐波抑制电路20包含的各个可变电容的参数，使得得到的ω1和ω2符合期望的谐波抑制频率。
[0091]
可选地，在上述实施例提供的倍频电路1的基础上，本发明还提供一种倍频器的可能实现方式。图13为本发明提供的一种倍频器的示意图。如图13所示，倍频器4包括：射频输入端口2、包含上述任一实施例的倍频电路1，和射频输出端口3；其中，倍频电路1中倍频单元10的输入端连接射频输入端口2，倍频电路1中倍频单元10的输出端连接射频输出端口3。
[0092]
通过使用这样的倍频器，使得倍频器中谐振抑制电路在完成对倍频单元谐波抑制的同时，减少传输线的长度要求和占地面积，避免仅使用单个谐振电路只能对特定的某个谐波进行抑制，增加了谐波抑制频率点的个数，且使用了可变电容构成谐波抑制电路，可以通过调节电容使得谐波抑制频率点满足用户变换的需求，增强了谐波抑制电路的可靠性和灵活性。
[0093]
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。