比较器、芯片及电子设备

1.本发明涉及集成电路技术领域，尤其涉及一种比较器、芯片及电子设备。


背景技术：

2.近年来，随着集成电路技术的发展，模拟数字转换器(adc)被广泛应用于生物医学领域，尤其是在脑科学、核磁共振以及x射线成像中的应用，极大地推动了生物医学技术的进步，促进了生物医疗系统智能化、微型化。比较器是adc的核心器件，其速度、精度、输入失调电压、功耗等参数会直接影响adc的整体性能。比较器的输入失调电压主要是由于工艺误差等因素，造成其内部处于对称位置的mos管，如输入对管、锁存器的输入对管等，尺寸发生偏差造成的。比较器的输入失调电压会严重影响adc的精度，输入失调电压越大，比较器的精度越低，因此如何降低比较器的输入失调电压是目前亟待解决的问题。
3.相关技术中，大多使用电荷泵技术来实现输入失调电压的校准，其基本结构如图1所示。在校准时，固定校准管m1的栅极电压v_calip，将电容c0的上极板电压作为校准管m2的栅极电压v_calin，初始值为0，根据比较器的比较结果产生一个短脉冲信号，通过该脉冲信号开启开关s1或s2，进而为电容c0的上极板进行充放电直至其达到稳定，从而使得校准管m2的栅极电压v_calin得到改变，实现比较器的校准。
4.上述相关技术的弊端在于：需要使用一个较大的电容来进行电荷的存储和释放，增大了比较器的面积，不利于片内集成。


技术实现要素：

5.本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种比较器，通过在锁存电路的两个下拉单元处分别并联一个校准单元，并通过调节单元调整校准单元中的校准管的控制电压来调节下拉单元的下拉能力，进而调整比较器的输入失调电压，实现了对比较器的校准，且电路结构简单，无需额外增加片外电容，有利于片内集成，且校准范围广。
6.本发明的第二个目的在于提出一种芯片。
7.本发明的第三个目的在于提出一种电子设备。
8.为达到上述目的，本发明第一方面实施例提出了一种比较器，包括：锁存电路和校准电路，锁存电路包括第一下拉单元和第二下拉单元，第一下拉单元用于根据比较器的第二差分输出信号对比较器的第一差分输出信号进行下拉，第二下拉单元用于根据第一差分输出信号对第二差分输出信号进行下拉，校准电路包括：第一校准单元，第一校准单元包括串联的第一开关管和第一校准管，第一开关管和第一校准管串联后与第一下拉单元并联；第二校准单元，第二校准单元包括串联的第二开关管和第二校准管，第二开关管和第二校准管串联后与第二下拉单元并联；调节单元，调节单元与第一校准管和第二校准管的控制端分别相连，调节单元用于调节第一校准管和第二校准管的控制电压以调节第一下拉单元和第二下拉单元的下拉能力，进而调整比较器的输入失调电压。
9.根据本发明实施例的比较器，通过在锁存电路的两个下拉单元处分别并联一个校准单元，并通过调节单元调整校准单元中的校准管的控制电压来调节下拉单元的下拉能力，进而调整比较器的输入失调电压，实现了对比较器的校准，且电路结构简单，无需额外增加片外电容，有利于片内集成，且校准范围广。
10.根据本发明的一个实施例，第一下拉单元包括第三开关管，第三开关管的第一端与锁存电路的第一下拉节点相连，第三开关管的第二端接地，第三开关管的控制端与比较器的第二差分输出端相连；第二下拉单元包括第四开关管，第四开关管的第一端与锁存电路的第二下拉节点相连，第四开关管的第二端接地，第四开关管的控制端与比较器的第一差分输出端相连。
11.根据本发明的一个实施例，比较器还包括预放大电路，锁存电路还包括：第一输入单元，第一输入单元与预放大电路的第二输出端、第一差分输出端和第一下拉节点相连，第一输入单元用于根据预放大电路的第二输出信号导通第一差分输出端和第一下拉节点；第二输入单元，第二输入单元与预放大电路的第一输出端、第二差分输出端和第二下拉节点相连，第二输入单元用于根据预放大电路的第一输出信号导通第二差分输出端和第二下拉节点。
12.根据本发明的一个实施例，第一输入单元包括第五开关管，第五开关管的第一端与第一差分输出端相连，第五开关管的第二端与第一下拉节点相连，第五开关管的控制端与预放大电路的第二输出端相连；第二输入单元包括第六开关管，第六开关管的第一端与第二差分输出端相连，第六开关管的第二端与第二下拉节点相连，第六开关管的控制端与预放大电路的第一输出端相连。
13.根据本发明的一个实施例，锁存电路还包括第一上拉单元和第二上拉单元，第一上拉单元用于根据第二差分输出信号对第一差分输出信号进行上拉，第二上拉单元用于根据第一差分输出信号对第二差分输出信号进行上拉。
14.根据本发明的一个实施例，第一上拉单元包括第七开关管，第七开关管的第一端与预设电源相连，第七开关管的第二端与比较器的第一差分输出端相连，第七开关管的控制端与比较器的第二差分输出端相连；第二上拉单元包括第八开关管，第八开关管的第一端与预设电源相连，第八开关管的第二端与第二差分输出端相连，第八开关管的控制端与第一差分输出端相连。
15.根据本发明的一个实施例，锁存电路还包括：第一复位单元，第一复位单元与第一时钟信号端和第一下拉节点相连，第一复位单元用于根据第一时钟信号对第一下拉节点进行复位；第二复位单元，第二复位单元与第一时钟信号端和第二下拉节点相连，第二复位单元用于根据第一时钟信号对第二下拉节点进行复位。
16.根据本发明的一个实施例，第一复位单元包括第九开关管，第九开关管的第一端与第一下拉节点相连，第九开关管的第二端接地，第九开关管的控制端与第一时钟信号端相连；第二复位单元包括第十开关管，第十开关管的第一端与第二下拉节点相连，第十开关管的第二端接地，第十开关管的控制端与第一时钟信号端相连。
17.根据本发明的一个实施例，锁存电路还包括：第三复位单元，第三复位单元与第二时钟信号端和比较器的第一差分输出端相连，第三复位单元用于根据第二时钟信号对第一差分输出端进行复位；第四复位单元，第四复位单元与第二时钟信号端和比较器的第二差
分输出端相连，第四复位单元用于根据第二时钟信号对第二差分输出端进行复位。
18.根据本发明的一个实施例，第三复位单元包括第十一开关管，第十一开关管的第一端与预设电源相连，第十一开关管的第二端与第一差分输出端相连，第十一开关管的控制端与第二时钟信号端相连；第四复位单元包括第十二开关管，第十二开关管的第一端与预设电源相连，第十二开关管的第二端与第二差分输出端相连，第十二开关管的控制端与第二时钟信号端相连。
19.根据本发明的一个实施例，预放大电路包括预放大单元，预放大单元与比较器的第一差分输入端和第二差分输入端、锁存电路以及第一时钟信号端相连，预放大单元用于根据第一时钟信号对第一差分输入信号和第二差分输入信号进行预放大。
20.根据本发明的一个实施例，预放大单元包括：第十三开关管，第十三开关管的第一端与预设电源相连，第十三开关管的控制端与第一时钟信号端相连；第十四开关管，第十四开关管的第一端与第十三开关管的第二端相连，第十四开关管的控制端与第一差分输入端相连；第十五开关管，第十五开关管的第一端与第十三开关管的第二端相连，第十五开关管的控制端与第二差分输入端相连；第十六开关管，第十六开关管的第一端与第十四开关管的第二端相连且连接点作为预放大电路的第二输出端，第十六开关管的第二端接地，第十六开关管的控制端与第一时钟信号端相连；第十七开关管，第十七开关管的第一端与第十五开关管的第二端相连且连接点作为预放大电路的第一输出端，第十七开关管的第二端接地，第十七开关管的控制端与第一时钟信号端相连。
21.根据本发明的一个实施例，预放大电路包括反相器，反相器与第一时钟信号端相连，反相器用于对第一时钟信号进行反相得到第二时钟信号。
22.根据本发明的一个实施例，反相器包括第十八开关管和第十九开关管，第十八开关管的第一端与预设电源相连，第十八开关管的第二端与第十九开关管的第一端相连，第十九开关管的第二端接地，第十八开关管的控制端和第十九开关管的控制端均与第一时钟信号端相连。
23.根据本发明的一个实施例，第一开关管的第一端与第一下拉节点相连，第一开关管的第二端与第一校准管的第一端相连，第一校准管的第二端接地，第一开关管的控制端与第二差分输出端相连；第二开关管的第一端与第二下拉节点相连，第二开关管的第二端与第二校准管的第一端相连，第二校准管的第二端接地，第二开关管的控制端与第一差分输出端相连。
24.根据本发明的一个实施例，调节单元包括：第一分压电路和第一开关电路，第一分压电路用于对第一预设电压进行分压得到p个第一分压电压，第一开关电路与第一分压电路和第一校准管的控制端相连，第一开关电路用于根据第一选通信号将p个第一分压电压中的一个输入第一校准管的控制端，其中，p为大于1的整数；第二分压电路和第二开关电路，第二分压电路用于对第二预设电压进行分压得到n个第二分压电压，第二开关电路与第二分压电路和第二校准管的控制端相连，第二开关电路用于根据第二选通信号将n个第二分压电压中的一个输入第二校准管的控制端，其中，n为大于1的整数。
25.根据本发明的一个实施例，p个第一分压电压的取值范围为400mv～500mv，n个第二分压电压的取值范围为0mv～700mv。
26.根据本发明的一个实施例，调节单元还包括：第一选通发生电路，第一选通发生电
路用于根据第一校准阶段控制信号、校准时钟信号和第一锁存信号生成第一选通信号；第二选通发生电路，第二选通发生电路用于根据第二校准阶段控制信号、校准时钟信号和第二锁存信号生成第二选通信号。
27.根据本发明的一个实施例，第一选通发生电路和第二选通发生电路均由触发器和逻辑门构成。
28.根据本发明的一个实施例，第一选通发生电路和第二选通发生电路的结构相同，其中，第一选通发生电路包括：与门、p+1个触发器、第一非门、p-1个第二非门、p-1个或非门，其中，与门的三个输入端分别与第一校准阶段控制端、校准时钟信号端和第一锁存信号端相连，与门的输出端与每个触发器的时钟信号端相连；p+1个触发器的输入端和输出端依次串联，且串联的第一个触发器的输入端与预设电源相连，第p+1个触发器的输出端与第一非门的输入端相连，第一非门的输出端与每个触发器的清零端相连；p-1个第二非门的输入端与第1个触发器至第p-1个触发器的输出端对应相连，p-1个第二非门的输出端与p-1个或非门的第一输入端对应相连；p-1个或非门的第二输入端和输出端依次串联，且串联的第一个或非门的第二输入端与第p个触发器的输出端相连，其中，通过第p个触发器的输出端、每个或非门的输出端输出第一选通信号。
29.根据本发明的一个实施例，调节单元还包括：控制器，控制器用于输出第一校准阶段控制信号、第二校准阶段控制信号、校准时钟信号、第一锁存信号和第二锁存信号，其中，在第一校准阶段，输出第二校准阶段控制信号和校准时钟信号，以逐步调整第二校准管的控制电压，直至第二校准管的控制电压大于比较器的输入失调电压，输出第二锁存信号以使第二校准管的控制电压保持不变；在第二校准阶段，输出第一校准阶段控制信号和校准时钟信号，以逐步调整第一校准管的控制电压，直至第一校准管的控制电压大于第一校准阶段后比较器的输入失调电压，输出第一锁存信号以使第一校准管的控制电压保持不变。
30.根据本发明的一个实施例，控制器用于在检测到比较器的第二差分输出信号为方波信号时确定第二校准管的控制电压大于比较器的输入失调电压，并在检测到比较器的第一差分输出信号为方波信号时确定第一校准管的控制电压大于第一校准阶段后比较器的输入失调电压。
31.根据本发明的一个实施例，第一校准阶段包括n个校准周期，第二校准阶段包括p个校准周期，且每个校准周期均包括k个第一时钟信号，其中，k为大于1的整数，控制器用于：在检测到比较器的第二差分输出信号为方波信号、且方波信号的方波个数大于预设个数时，确定第二校准管的控制电压大于比较器的输入失调电压；在检测到比较器的第一差分输出信号为方波信号、且方波信号的方波个数大于预设个数时，确定第一校准管的控制电压大于第一校准阶段后比较器的输入失调电压，其中，预设个数为k的二分之一取整。
32.根据本发明的一个实施例，控制器还用于在比较器每次上电时进行校准。
33.根据本发明的一个实施例，在校准时，第一差分输入端和第二差分输入端短接，且短接后与共模电压相连。
34.为达到上述目的，本发明第二方面实施例提出了一种芯片，包括前述的比较器。
35.根据本发明实施例的芯片，通过前述的比较器，通过在锁存电路的两个下拉单元处分别并联一个校准单元，并通过调节单元调整校准单元中的校准管的控制电压来调节下拉单元的下拉能力，进而调整比较器的输入失调电压，实现了对比较器的校准，且电路结构
简单，无需额外增加片外电容，有利于片内集成，且校准范围广。
36.为达到上述目的，本发明第三方面实施例提出了一种电子设备，包括前述的芯片。
37.根据本发明实施例的电子设备，通过前述的芯片，通过在锁存电路的两个下拉单元处分别并联一个校准单元，并通过调节单元调整校准单元中的校准管的控制电压来调节下拉单元的下拉能力，进而调整比较器的输入失调电压，实现了对比较器的校准，且电路结构简单，无需额外增加片外电容，有利于片内集成，且校准范围广。
38.本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
39.图1为相关技术中的比较器的校准电路图；
40.图2为根据本发明一个实施例的比较器的结构示意图；
41.图3为根据本发明一个实施例的比较器的电路图；
42.图4为根据本发明一个实施例的调节单元的部分电路图；
43.图5为根据本发明一个实施例的输入失调电压与校准管控制电压的传输特性曲线图；
44.图6为根据本发明一个实施例的选通发生电路的结构示意图；
45.图7为根据本发明一个实施例的选通信号的波形图；
46.图8为根据本发明一个实施例的校准阶段各个信号的波形图；
47.图9为根据本发明一个实施例的一个校准周期内各种信号的波形图；
48.图10为根据本发明一个实施例的比较器的校准前的输入失配电压的波形图；
49.图11为根据本发明一个实施例的比较器的校准后的输入失配电压的波形图；
50.图12为根据本发明一个实施例的芯片的结构示意图；
51.图13为根据本发明一个实施例的电子设备的结构示意图。
具体实施方式
52.下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
53.下面参考附图描述本发明实施例提出的比较器、芯片及电子设备。
54.图2为根据本发明一个实施例的比较器的结构示意图，参考图2所示，该比较器100包括：锁存电路110和校准电路。
55.其中，锁存电路110包括第一下拉单元111和第二下拉单元112，第一下拉单元111用于根据比较器100的第二差分输出信号vcomp_n对比较器100的第一差分输出信号vcomp_p进行下拉，第二下拉单元112用于根据第一差分输出信号vcomp_p对第二差分输出信号vcomp_n进行下拉。校准电路包括第一校准单元121、第二校准单元122和调节单元123，第一校准单元121包括串联的第一开关管m1和第一校准管q1，第一开关管m1和第一校准管q1串联后与第一下拉单元111并联；第二校准单元122包括串联的第二开关管m2和第二校准管q2，第二开关管m2和第二校准管q2串联后与第二下拉单元112并联；调节单元123与第一校
准管q1和第二校准管q2的控制端分别相连，调节单元123用于调节第一校准管q1和第二校准管q2的控制电压以调节第一下拉单元111和第二下拉单元112的下拉能力，进而调整比较器100的输入失调电压。
56.具体来说，在比较器100工作时，锁存电路110可对比较器100的第一差分输入信号和第二差分输入信号进行比较，并输出第一差分输出信号vcomp_p和第二差分输出信号vcomp_n，基于第一差分输出信号vcomp_p和第二差分输出信号vcomp_n即可获得第一差分输入信号和第二差分输入信号的比较结果。在比较器100的输入第一差分信号vcomp_p和第二差分信号vcomp_n幅度差别较小时，由于比较器100的工艺误差等因素，比较器100存在输入失调电压，导致第一差分输出信号vcomp_p和第二差分输出信号vcomp_n错误，严重影响比较器100的比较精度，因此需要降低该输入失调电压。
57.基于此，在发明的实施例中，在锁存电路110的第一下拉单元111处并联第一校准单元121，该第一校准单元121由第一开关管m1和第一校准管q1串联构成，并在第二下拉单元112处并联第二校准单元122，该第二校准单元122由第二开关管m2和第二校准管q2串联构成的，同时通过调节单元123对第一校准管q1和第二校准管q2的栅极电压进行控制，以通过第一校准管q1和第二校准管q2抵消一部分失调电压，使得比较器100输出正确的第一差分输出信号vcomp_p和第二差分输出信号vcomp_n。由于第一下拉单元111根据第二差分输出信号vcomp_n下拉第一差分输出信号vcomp_p，其下拉能力与第二差分输出信号vcomp_n呈正比，即第二差分输出信号vcomp_n越大，第一下拉单元111的下拉能力越强，因此在第二差分输出信号vcomp_n的电平改变时，即可调整第一下拉单元111的下拉能力；同理，由于第二下拉单元112根据第一差分输出信号vcomp_p下拉第二差分输出信号vcomp_n，其下拉能力与第一差分输出信号vcomp_p呈正比，即第一差分输出信号vcomp_p越大，第二下拉单元112的下拉能力越强，因此在第一差分输出信号vcomp_p的电平改变时，即可调整第二下拉单元112的下拉能力。调节单元123通过控制第一校准管q1和第二校准管q2的栅极电压，使得第一下拉单元111和第二下拉单元112的下拉能力存在一定的差别，抵消电路中因工艺误差等因素产生的失调电压，进而降低比较器100的输入失调电压，使比较器100的元器件材质、尺寸等因素对比较结果影响减弱，提高比较精度，且该方式不受转换电压比率的限制，对输入失调电压的调节范围广。
58.上述实施例中，通过在锁存电路的两个下拉单元处分别并联一个校准单元，并通过调节单元调整校准单元中的校准管的控制电压来调节下拉单元的下拉能力，进而调整比较器的输入失调电压，实现了对比较器的校准，且电路结构简单，无需额外增加片外电容，有利于片内集成，且校准范围广。
59.在一些实施例中，参考图3所示，第一下拉单元111包括第三开关管m3，第三开关管m3的第一端与锁存电路110的第一下拉节点j1相连，第三开关管m3的第二端接地gnd，第三开关管m3的控制端与比较器100的第二差分输出端comp_n相连；第二下拉单元112包括第四开关管m4，第四开关管m4的第一端与锁存电路110的第二下拉节点j2相连，第四开关管m4的第二端接地gnd，第四开关管m4的控制端与比较器100的第一差分输出端comp_p相连。可选的，第三开关管m3和第四开关管m4均可为pmos管等。
60.进一步的，第一开关管m1的第一端与第一下拉节点j1相连，第一开关管m1的第二端与第一校准管q1的第一端相连，第一校准管q1的第二端接地gnd，第一开关管m1的控制端
与第二差分输出端comp_n相连；第二开关管m2的第一端与第二下拉节点j2相连，第二开关管m2的第二端与第二校准管q2的第一端相连，第二校准管q2的第二端接地gnd，第二开关管m2的控制端与第一差分输出端comp_p相连。可选的，第一开关管m1、第二开关管m2、第一校准管q1和第二校准管q2均可为pmos管等。
61.进一步的，比较器100还包括预放大电路130，锁存电路110还包括：第一输入单元113和第二输入单元114。其中，第一输入单元113与预放大电路130的第二输出端din、第一差分输出端comp_p和第一下拉节点j1相连，第一输入单元113用于根据预放大电路130的第二输出信号vdin(即预放大电路130的第二输出端din的信号)导通第一差分输出端comp_p和第一下拉节点j1；第二输入单元114与预放大电路130的第一输出端dip、第二差分输出端comp_n和第二下拉节点j2相连，第二输入单元114用于根据预放大电路130的第一输出信号vdip(即预放大电路130的第一输出端dip的信号)导通第二差分输出端comp_n和第二下拉节点j2。
62.可选的，第一输入单元113包括第五开关管m5，第五开关管m5的第一端与第一差分输出端comp_p相连，第五开关管m5的第二端与第一下拉节点j1相连，第五开关管m5的控制端与预放大电路130的第二输出端din相连；第二输入单元114包括第六开关管m6，第六开关管m6的第一端与第二差分输出端comp_n相连，第六开关管m6的第二端与第二下拉节点j2相连，第六开关管m6的控制端与预放大电路130的第一输出端dip相连。可选的，第五开关管m5和第六开关管m6均可以为pmos管等。
63.进一步的，锁存电路110还包括第一上拉单元115和第二上拉单元116，第一上拉单元115用于根据第二差分输出信号vcomp_n(即第二差分输出端comp_n的信号)对第一差分输出信号vcomp_p(即第一差分输出端comp_p的信号)进行上拉，第二上拉单元116用于根据第一差分输出信号vcomp_p对第二差分输出信号vcomp_n进行上拉。
64.可选的，第一上拉单元115包括第七开关管m7，第七开关管m7的第一端与预设电源vdd相连，第七开关管m7的第二端与比较器100的第一差分输出端comp_p相连，第七开关管m7的控制端与比较器100的第二差分输出端comp_n相连；第二上拉单元116包括第八开关管m8，第八开关管m8的第一端与预设电源vdd相连，第八开关管m8的第二端与第二差分输出端comp_n相连，第八开关管m8的控制端与第一差分输出端comp_p相连。可选的，第七开关管m7和第八开关管m8均可以为nmos管等。
65.参考图3所示，在比较器100工作时，初始状态下，第一差分输出信号vcomp_p(即第一差分输出端comp_p的信号)和第二差分输出信号vcomp_n(即第二差分输出端comp_n的信号)均为高电平，在第一差分输出信号vcomp_p的作用下，第四开关管m4和第八开关管m8导通，在第二差分输出信号vcomp_n的作用下，第三开关管m3和第七开关管m7导通。
66.当预放大电路130的第一输出信号vdip大于第二输出信号vdin时，第六开关管m6的导通能力大于第五开关管m5的导通能力，第二差分输出信号vcomp_n的下降速度大于第一差分输出信号vcomp_p的下降速度，使得第一差分输出信号vcomp_p的电平大于第二差分输出信号vcomp_n的电平，进而使得第七开关管m7的导通能力大于第八开关管m8的导通能力，使得第一差分输出信号vcomp_p的电平变得更大，第一差分输出信号vcomp_p的电平的增大使得第四开关管m4的导通能力增大，从而使得第二差分输出信号vcomp_n的电平变得更小，这样就构成了正反馈，最终使得第一差分输出信号vcomp_p的电平为vdd，第二差分输
出信号vcomp_n的电平为0。由于正反馈的存在，使得整个比较过程很快就完成。
67.同理，当预放大电路130的第一输出信号vdip小于第二输出信号vdin时，最终使得第一差分输出信号vcomp_p的电平为0，第二差分输出信号vcomp_n的电平为vdd。
68.理想情况下，比较器100中处于对称位置的开关管，如锁存电路110的输入对管(第五开关管m5和第六开关管m6)等尺寸完全相同，在无信号输入的情况下，第一差分输出信号vcomp_p的电平与第二差分输出信号vcomp_n的电平相同，但由于工艺误差等因素，造成处于对称位置的开关管尺寸发生偏差，使得第一差分输出信号vcomp_p的电平与第二差分输出信号vcomp_n的电平不相同，因此需要对比较器100进行校准。例如，在第三开关管m3的第一端和第二端之间并联第一开关管m1和第一校准管q1，并在第四开关管m4的第一端和第二端之间并联第二开关管m2和第二校准管q2，通过调整第一校准管q1和第二校准管q2的控制电压来调整第三开关管m3和第四开关管m4的下拉能力，进而使得第一差分输出信号vcomp_p的电平与第二差分输出信号vcomp_n的电平基本相同。
69.具体来说，初始状态下，第一差分输出信号vcomp_p和第二差分输出信号vcomp_n均为高电平，在第一差分输出信号vcomp_p的作用下，第四开关管m4、第二开关管m2和第八开关管m8导通，在第二差分输出信号vcomp_n的作用下，第三开关管m3、第一开关管m1和第七开关管m7导通。假设，预放大电路130中处于对称位置的开关管未存在尺寸偏差，那么预放大电路130的第一输出信号vdip和第二输出信号vdin相同，假设锁存电路110的输入对管即第五开关管m5和第六开关管m6的尺寸存在偏差，那么第五开关管m5和第六开关管m6的导通能力不同，假设第五开关管m5的导通能力大于第六开关管m6的导通能力，即使第一输出信号vdip和第二输出信号vdin相同或略小于第二输出信号vdin，那么第一差分输出信号vcomp_p的下降速度也会大于第二差分输出信号vcomp_n的下降速度，使得第二差分输出信号vcomp_n的电平大于第一差分输出信号vcomp_p的电平，从而造成比较结果错误。
70.上述假设条件下，在未对比较器100校准时，受第五开关管m5导通能力大于第六开关管m6的影响，第八开关管m8的导通能力大于第七开关管m7的导通能力，使得第二差分输出信号vcomp_n的电平变得更大，第二差分输出信号vcomp_n的电平的增大使得第三开关管m3的导通能力增大，从而使得第一差分输出信号vcomp_p的电平变得更小，最终使得第一差分输出信号vcomp_p稳定为低电平，第二差分输出信号vcomp_n稳定为高电平，使最终比较结果与实际不符。在对比较器100校准时，通过调节单元123来调整第一校准管q1和第二校准管q2的控制电压，从而调整第一校准管q1和第二校准管q2的导通能力，进而改变第一差分输出信号vcomp_p和第二差分输出信号vcomp_n的下降速度，改变第一差分输出信号vcomp_p和第二差分输出信号vcomp_n的电平，使得第三开关管m3和第四开关管m4的导通能力改变，即改变第三开关管m3和第四开关管m4的下拉能力，最终使得第一差分输出信号vcomp_p的电平和第二差分输出信号vcomp_n的电平基本相同，从而降低了输入失调电压，避免了因开关管的尺寸差异产生失调电压，最终造成比较结果错误的现象。
71.由此，通过在锁存电路的下拉对管即第三开关管和第四开关管处分别并联两个串联的开关管和校准管，同时通过调节校准管的控制电压来调整下拉对管即第三开关管和第四开关管的导通能力，能够极大地降低比较器的输入失调电压。
72.在一些实施例中，继续参考图3所示，锁存电路110还包括：第一复位单元117和第二复位单元118。其中，第一复位单元117与第一时钟信号端clk和第一下拉节点j1相连，第
一复位单元117用于根据第一时钟信号clk(即第一时钟信号端clk的信号，可用clk表示)对第一下拉节点j1进行复位；第二复位单元118与第一时钟信号端clk和第二下拉节点j2相连，第二复位单元118用于根据第一时钟信号clk对第二下拉节点j2进行复位。
73.可选的，第一复位单元117包括第九开关管m9，第九开关管m9的第一端与第一下拉节点j1相连，第九开关管m9的第二端接地gnd，第九开关管m9的控制端与第一时钟信号端clk相连；第二复位单元118包括第十开关管m10，第十开关管m10的第一端与第二下拉节点j2相连，第十开关管m10的第二端接地gnd，第十开关管m10的控制端与第一时钟信号端clk相连。可选的，第九开关管m9和第十开关管m10可均为pmos管等。
74.在一些实施例中，锁存电路110还包括：第三复位单元119和第四复位单元1110。第三复位单元119与第二时钟信号端clkb和比较器100的第一差分输出端comp_p相连，第三复位单元119用于根据第二时钟信号clkb(即第二时钟信号端clkb的信号，可用clkb表示，该信号与第一时钟信号clk相反)对第一差分输出端comp_p进行复位；第四复位单元1110与第二时钟信号端clkb和比较器100的第二差分输出端comp_n相连，第四复位单元1110用于根据第二时钟信号clkb对第二差分输出端comp_n进行复位。
75.可选的，第三复位单元119包括第十一开关管m11，第十一开关管m11的第一端与预设电源vdd相连，第十一开关管m11的第二端与第一差分输出端comp_p相连，第十一开关管m11的控制端与第二时钟信号端clkb相连；第四复位单元1110包括第十二开关管m12，第十二开关管m12的第一端与预设电源vdd相连，第十二开关管m12的第二端与第二差分输出端comp_n相连，第十二开关管m12的控制端与第二时钟信号端comp_n相连。可选的，十一开关管m11和第十二开关管m12可均为nmos管等。
76.具体来说，在比较器100对第一差分输入信号和第二差分输入信号进行比较前，需要先进行复位操作。参考图3所示，在复位时，可使第一时钟信号clk为高电平，第九开关管m9和第十开关管m10均导通，第一下拉节点j1和第二下拉节点j2被复位为低电平；由于第二时钟信号clkb与第一时钟信号clk相反，因此第二时钟信号clkb为低电平，第十一开关管m11和第十二开关管m12均导通，第一差分输出端comp_p和第二差分输出端comp_n被复位为高电平。以便后续对第一差分输入信号和第二差分输入信号进行比较。
77.由此，通过多个复位单元可实现对第一下拉节点、第二下拉节点、第一差分输出端和第二差分输出端的复位操作，以便于后续实现比较器的比较操作。
78.在一些实施例中，继续参考图3所示，预放大电路130包括预放大单元131，预放大单元131与比较器100的第一差分输入端inp和第二差分输入端inn、锁存电路110以及第一时钟信号端clk相连，预放大单元131用于根据第一时钟信号clk对第一差分输入信号vinp和第二差分输入信号vinn进行预放大。
79.可选的，预放大单元131包括：第十三开关管m13、第十四开关管m14、第十五开关管m15和第十六开关管m16以及第十七开关管m17。其中，第十三开关管m13的第一端与预设电源vdd相连，第十三开关管m13的控制端与第一时钟信号端clk相连；第十四开关管m14的第一端与第十三开关管m13的第二端相连，第十四开关管m14的控制端与第一差分输入端inp相连；第十五开关管m15的第一端与第十三开关管m13的第二端相连，第十五开关管m15的控制端与第二差分输入端inn相连；第十六开关管m16的第一端与第十四开关管m14的第二端相连且连接点作为预放大电路130的第二输出端din，第十六开关管m16的第二端接地gnd，
第十六开关管m16的控制端与第一时钟信号端clk相连；第十七开关管m17的第一端与第十五开关管m15的第二端相连且连接点作为预放大电路的第一输出端dip，第十七开关管m17的第二端接地gnd，第十七开关管m17的控制端与第一时钟信号端clk相连。可选的，第十三开关管m13、第十四开关管m14和第十五开关管m15可均为nmos管等，第十六开关管m16和第十七开关管m17可均为pmos管等。
80.在一些实施例中，预放大电路130包括反相器132，反相器132与第一时钟信号端clk相连，反相器132用于对第一时钟信号clk进行反相得到第二时钟信号clkb。
81.可选的，反相器132包括第十八开关管m18和第十九开关管m19，第十八开关管m18的第一端与预设电源vdd相连，第十八开关管m18的第二端与第十九开关管m19的第一端相连，第十九开关管m19的第二端接地gnd，第十八开关管m18的控制端和第十九开关管m19的控制端均与第一时钟信号端clk相连。可选的，第十八开关管m18可为nmos管等，第十九开关管m19可为pmos管等。
82.参考图3所示，在比较器100工作时，在复位阶段，第一时钟信号clk为高电平，第十九开关管m19导通，第二时钟信号clkb为低电平。在第一时钟信号clk的作用下，第十六开关管m16和第十七开关管m17导通，预放大电路130的第一输出信号vdip和第二输出信号vdin均为低电平，第五开关管m5和第六开关管m6均截止，此时不进行信号比较，同时，第九开关管m9和第十开关管m10均导通，第一下拉节点j1和第二下拉节点j2均为低电平，以对第一下拉节点j1和第二下拉节点j2进行复位。在第二时钟信号clkb的作用下，第十一开关管m11和第十二开关管m12均导通，第一差分输出端comp_p和第二差分输出端comp_n均为高电平，以对第一差分输出端comp_p和第二差分输出端comp_n进行复位。
83.在比较阶段，第一时钟信号clk为低电平，第十八开关管m18导通，第二时钟信号clkb为高电平。在第一时钟信号clk的作用下，第十三开关管m13导通，第一差分输入信号vinp和第二差分输入信号vinn通过第十四开关管m14和第十五开关管m15输入并进行预放大输出第一输出信号vdip和第二输出信号vdin，进而输入至锁存电路110，由锁存电路110进行比较。例如，当第一差分输入信号vinp大于第二差分输入信号vinn时，第十五开关管m15的导通能力大于第十四开关管m14的导通能力，使得第一输出信号vdip大于第二输出信号vdin。当第一输出信号vdip大于第二输出信号vdin时，第六开关管m6的导通能力大于第五开关管m5的导通能力，第二差分输出信号vcomp_n的下降速度大于第一差分输出信号vcomp_p的下降速度，使得第一差分输出信号vcomp_p的电平大于第二差分输出信号vcomp_n的电平，进而使得第七开关管m7的导通能力大于第八开关管m8的导通能力，使得第一差分输出信号vcomp_p的电平变得更大，第一差分输出信号vcomp_p的电平的增大使得第四开关管m4的导通能力增大，从而使得第二差分输出信号vcomp_n的电平变得更小，这样就构成了正反馈，最终使得第一差分输出信号vcomp_p的电平为vdd，第二差分输出信号vcomp_n的电平为0。由于正反馈的存在，使得整个比较过程很快就完成。
84.同理，当第一差分输入信号vinp小于第二差分输入信号vinn时，最终使得第一差分输出信号vcomp_p的电平为0，第二差分输出信号vcomp_n的电平为vdd。
85.由此，通过该比较器能够实现对差分输入信号的比较，同时基于前述的通过调节单元对校准单元中的校准管进行控制能够实现比较器的校准，因而能够保证比较器的比较精度。
86.在一些实施例中，参考图4所示，调节单元123包括：第一分压电路1231和第一开关电路1232，第一分压电路1231用于对第一预设电压进行分压得到p个第一分压电压，记为v_p《0》～v_p《p-1》，第一开关电路1232与第一分压电路1231和第一校准管q1的控制端相连，第一开关电路1232用于根据第一选通信号shft_p将p个第一分压电压中的一个输入第一校准管q1的控制端，其中，p为大于1的整数。
87.进一步的，调节单元123还包括：第二分压电路1233和第二开关电路1234，第二分压电路1233用于对第二预设电压进行分压得到n个第二分压电压，记为v_n《0》～v_n《n-1》，第二开关电路1234与第二分压电路1233和第二校准管q2的控制端相连，第二开关电路1234用于根据第二选通信号shft_n将n个第二分压电压中的一个输入第二校准管q2的控制端，其中，n为大于1的整数。
88.具体来说，参考图4所示，第一分压电路1231和第二分压电路1233可由电阻阵列构成，第一开关电路1232和第二开关电路1234可由开关阵列构成，第一分压电路1231和第二分压电路1233的分压电压可由相应的开关电路选通后作为相应校准管的控制电压。
89.更为具体的，第一分压电路1231可由p+1个分压电阻串联在第一预设电源vdd1与参考地vss之间构成，第一预设电压即为第一预设电源vdd1提供的电压与参考地vss之间的电压差值，基于分压原理可在每相邻两个分压电阻之间得到一个电压即第一分压电压，分别记为v_p《0》～v_p《p-1》。第一开关电路1232可由p个tg门(传输门)构成，其导通与否由第一选通信号shft_p以及与其相反的信号shft_p_m进行控制，在同一时刻，p个tg门仅有一个导通，从而将与该导通的tg门相对应的第一分压电压v_p提供给第一校准管q1，以调整第一校准管q1的控制电压v_calip，进而调整第一下拉单元111的下拉能力。
90.需要说明的是，第二分压电路1233与第一分压电路1231相类似，第二开关电路1234与第一开关电路1232相类似，具体参考图4所示，这里就不再赘述。
91.在一些实施例中，p个第一分压电压v_p《0》～v_p《p-1》的取值范围为400mv～500mv，n个第二分压电压v_n《0》～v_n《n-1》的范围为0mv～700mv。
92.具体来说，参考图5所示，根据比较器100的输入失调电压随校准管的控制电压的变化曲线可知，当第一分压电压v_p为450mv，第二分压电压v_n在300mv～600mv之间变化时，输入失调电压变化较为敏感，通过设置一定的裕量，可将第一分压电压v_p《0》～v_p《p-1》的取值范围设置为400mv～500mv，将第二分压电压v_n《0》～v_n《n-1》的取值范围设置为0mv～700mv，以实现输入失调电压的快速准确调节。进一步的，作为一个具体示例，可将p设为11，p个第一分压电压v_p《0》～v_p《p-1》分别为：400mv、410mv、420mv、430mv、440mv、450mv、460mv、470mv、480mv、490mv、500mv；将n设为15，n个第二分压电压v_n《0》～v_n《n-1》分别为：0mv、50mv、100mv、150mv、200mv、250mv、300mv、350mv、400mv、450mv、500mv、550mv、600mv、650mv、700mv。
93.在一些实施例中，参考图6所示，调节单元123还包括：第一选通发生电路1235和第二选通发生电路1236。其中，第一选通发生电路1235用于根据第一校准阶段控制信号cali_peri_b、校准时钟信号clk_cali和第一锁存信号latch_p生成第一选通信号shft_p；第二选通发生电路1236用于根据第二校准阶段控制信号cali_peri、校准时钟信号clk_cali和第二锁存信号latch_n生成第二选通信号shft_n。第二校准阶段控制信号cali_peri为与第一校准阶段控制信号cali_peri_b相反的信号。
94.具体来说，由上述可知，第一开关电路1232中的p个tg门和第二开关电路1234中的n个tg门均需要选通进行工作，故需对应设置第一选通发生电路1235和第二选通发生电路1236，由第一选通发生电路1235和第二选通发生电路1236根据第一校准阶段控制信号cali_peri_b、第二校准阶段控制信号cali_peri、校准时钟信号clk_cali、第一锁存信号latch_p和第二锁存信号latch_n生成选通信号来从p个第一分压电压v_p《0》～v_p《p-1》和n个第二分压电压v_n《0》～v_n《n-1》中分别选取一个作为第一校准管q1的控制电压v_calip和第二校准管q2的控制电压v_calin。
95.需要说明的是，第一校准阶段控制信号cali_peri_b和第二校准控制信号cali_peri用于切换对第一校准管q1或第二校准管q2的校准，例如，当第一校准阶段控制信号cali_peri_b为高电平、第二校准控制信号cali_peri为低电平时，对第一校准管q1进行校准，即调节第一校准管q1的控制电压以降低输入失调电压；当第一校准阶段控制信号cali_peri_b为低电平、第二校准控制信号cali_peri为高电平时，对第二校准管q2进行校准，即调节第二校准管q2的控制电压以降低输入失调电压。
96.校准时钟信号clk_cali用于控制校准，例如，可在校准时钟信号clk_cali的上升沿开始校准，在校准时钟信号clk_cali的下降沿停止校准。
97.第一锁存信号latch_p用于锁存对第一校准管q1的校准结果，例如，在对第一校准管q1校准时，可设置第一锁存信号latch_p为高电平，在将第一校准管q1的控制电压v_calip调节到合适的大小时，将第一锁存信号latch_p设置为低电平，以停止对第一校准管q1的校准，并保持当前第一校准管q1的控制电压v_calip不变。第二锁存信号latch_n与第一锁存信号latch_p的原理类似，在此不作赘述。
98.由此，通过设置选通发生电路，根据校准阶段控制信号、校准时钟信号和锁存信号生成选通信号，以调节第一校准管和第二校准管的控制电压，实现对第一校准管和第二校准管的校准，从而降低输入失调电压。
99.在一些实施例中，第一选通发生电路1235和第二选通发生电路1236均由触发器和逻辑门构成。可选的，第一选通发生电路1235和第二选通发生电路1236的结构相同。
100.参考图6所示，第一选通发生电路1235包括：与门and、p+1个触发器tr1～trp+1、第一非门not1、p-1个第二非门(为简化附图，图中仅用一个第二非门not2进行表示)、p-1个或非门nor《1》～nor《p-1》。其中，与门and的三个输入端分别与第一校准阶段控制端cali_peri_b、校准时钟信号端clk_cali和第一锁存信号端latch_p(需要说明的是，为便于理解，各端口标号与相应信号采用同一标号)相连，与门and的输出端clkp与每个触发器tr1～trp+1的时钟信号端clk相连；p+1个触发器tr1～trp+1的输入端d和输出端q依次串联，且串联的第一个触发器tr1的输入端d与预设电源vdd相连，第p+1个触发器trp+1的输出端q与第一非门not1的输入端相连，第一非门not1的输出端与每个触发器tr1～trp+1的清零端clr相连；p-1个第二非门not2的输入端与第1个触发器tr1至第p-1个触发器trp-1的输出端q对应相连，p-1个第二非门not2的输出端与p-1个或非门nor《1》～nor《p-1》的第一输入端对应相连；p-1个或非门nor《1》～nor《p-1》的第二输入端和输出端依次串联，例如，第1个或非门nor《1》的第二输入端与第2个或非门nor《2》的输出端相连，第2个或非门nor《2》的第二输入端与第3个或非门nor《3》的输出端相连，以此类推，且串联的第p-1个或非门nor《p-1》的第二输入端与第p个触发器trp的输出端q相连，其中，通过每个或非门nor《1》～nor《p-1》的输
出端和第p个触发器trp的输出端输出第一选通信号shft_p，该第一选通信号包括p个，分别为shft_p《0》～shft_p《p-1》，或非门nor《1》～nor《p-1》的输出端输出第一个至第p-1个第一选通信号shft_p《0》～shft_p《p-2》，第p个触发器trp的输出端输出第p个第一选通信号shft_p《p-1》。
101.具体来说，参考图6所示，p+1个触发器tr1～trp+1可为d触发器，即根据触发器的时钟信号端clk的时钟信号的上升沿锁存上升沿前的输入端d的电平至输出端q，持续到时钟信号的下一个上升沿。根据与门and可知，当第一校准阶段控制信号cali_peri_b、校准时钟信号clk_cali和第一锁存信号latch_p均为高电平时，p+1个触发器tr1～trp+1的时钟信号端clk均为高电平，p+1个触发器tr1～trp+1均被触发。由于p+1个触发器tr1～trp+1串联，且第一个触发器tr1的输入端d与预设电源vdd相连，故此时第一个触发器tr1的输出端q为高电平，第二个触发器tr2至第p+1个触发器trp+1的输出端q均为低电平。基于第二非门not2以及p-1个或非门nor《1》～nor《p-1》可知，第一选通信号shft_p《0》为高电平，其余第一选通信号均为低电平。
102.当校准时钟信号clk_cali再次为高电平时，p+1个触发器tr1～trp+1的时钟信号端clk均为高电平，p+1个触发器tr1～trp+1均被触发，此时第一个触发器tr1和第二个触发器tr2的输出端q均为高电平，第三个触发器tr3至第p+1个触发器trp+1的输出端q均为低电平。基于第二非门not2以及p-1个或非门nor《1》～nor《p-1》可知，第一选通信号shft_p《1》为高电平，其余第一选通信号均为低电平。
103.按照上述过程依次类推，最终可获得如图7所示的第一选通信号shft_p《0》～shft_p《p-1》，当第p+1个触发器的输出端q为高电平时，第一非门not1的输出端为低电平，触发p+1个触发器的清零端，使第一选通信号shft_p《0》～shft_p《p-1》均为低电平，使p+1个触发器复位，以便后续使用。
104.需要说明的是，第二选通发生电路1236的结构和工作原理与第一选通发生电路1235的结构和工作原理相同，区别在于数量设置，具体这里不再赘述。
105.另外，需要说明的是，图7中的cali_ctl为校准控制信号，用于对比较器100的校准控制，例如，当校准控制信号cali_ctl为高电平时，开始对比较器100进行校准，当校准控制信号cali_ctl为低电平时，校准结束。
106.在一些实施例中，调节单元123还包括：控制器，控制器用于输出第一校准阶段控制信号cali_peri_b、第二校准阶段控制信号cali_peri、校准时钟信号clk_cali、第一锁存信号latch_p和第二锁存信号latch_n，其中，在第一校准阶段(也可称为粗调阶段)，输出第二校准阶段控制信号cali_peri和校准时钟信号clk_cali，以逐步调整第二校准管q2的控制电压v_calin，直至第二校准管q2的控制电压v_calin大于比较器100的输入失调电压，输出第二锁存信号latch_n以使第二校准管q2的控制电压v_calin保持不变；在第二校准阶段(也可称为细调阶段)，输出第一校准阶段控制信号cali_peri_b和校准时钟信号clk_cali，以逐步调整第一校准管q1的控制电压v_calip，直至第一校准管q1的控制电压v_calip大于第一校准阶段后比较器100的输入失调电压，输出第一锁存信号latch_p以使第一校准管q1的控制电压v_calip保持不变。
107.进一步的，控制器用于在检测到比较器100的第二差分输出信号vcomp_n为方波信号时确定第二校准管q2的控制电压v_calin大于比较器100的输入失调电压，并在检测到比
较器100的第一差分输出信号vcomp_p为方波信号时确定第一校准管q1的控制电压v_calip大于第一校准阶段后比较器100的输入失调电压。
108.具体来说，可在比较器100每次上电时进行校准。在校准时，第一差分输入端inp和第二差分输入端inn短接，且短接后与共模电压相连，此时第一差分输出信号vcomp_p与第二差分输出信号vcomp_n之间的电压差值即为比较器100内部的输入失调电压，该失调电压包括因比较器内各开关管因尺寸、工艺原因产生的失配电压。
109.参考图8所示，控制器可先输出高电平的第二校准阶段控制信号cali_peri，相应的第一校准阶段控制信号cali_peri_b为低电平，此时进入第一校准阶段，即粗调阶段。
110.在第一校准阶段，控制器输出校准时钟信号clk_cali如周期方波信号，并输出高电平的第二锁存信号latch_n，此时第二选通发生电路1236根据校准时钟信号clk_cali产生第二选通信号shft_n《0》～shft_n《14》，以从n个第二分压电压v_n《0》～v_n《n-1》中依次选取一个第二分压电压作为第二校准管q2的控制电压v_calin，以调节第二校准管q2的控制电压v_calin。例如，当第一分压电压的取值范围为400mv～500mv，第二分压电压的取值范围为0mv～700mv，且p为11，n为15时，在第一校准阶段，可将第一校准管q1的控制电压v_calip稳定在400mv，并将第二校准管q2的控制电压v_calin依次调节为0mv、50mv、100mv、...、700mv，以调节第二校准管q2的控制电压v_calin。
111.其中，当第二校准管q2的控制电压v_calin为0mv时，由于第一校准管q1的控制电压v_calip远大于第二校准管q2的控制电压v_calin，因此第一校准管q1所在的支路的导通能力远大于第二校准管q2所在支路的导通能力，使得第一差分输出信号vcomp_p在正反馈的作用下被下拉到低电平，而第二差分输出信号vcomp_n被上拉到高电平，此时标识信号flag_n为低电平。而后，随着第二校准管q2的控制电压v_calin的逐步增大，当第二校准管q2的控制电压v_calin增大到大于比较器100内部的输入失调电压时，第二差分输出信号vcomp_n将变为方波信号，此时标识信号flag_n变为高电平，相应的第二锁存信号latch_n变为低电平，在第二锁存信号latch_n的作用下，图6中的各个触发器的时钟信号端clk固定为低电平，从而使得第二选通信号shft_n《0》～shft_n《14》保持在当前状态，如图8所示，假设当第二校准管q2的控制电压v_calin为200mv时大于比较器100内部的输入失调电压，那么第二选通信号shft_n《4》将保持在高电平，其余第二选通信号保持在低电平，第二校准管q2的控制电压v_calin固定在200mv，至此完成了对第二校准管q2的校准，第一校准阶段结束。
112.在第一校准阶段结束后，控制器输出低电平的第二校准阶段控制信号cali_peri，相应的第一校准阶段控制信号cali_peri_b为高电平，此时进入第二校准阶段，即细调阶段。
113.在第二校准阶段，控制器继续输出校准时钟信号clk_cali如周期方波信号，并输出高电平的第一锁存信号latch_p，此时第一选通发生电路1235根据校准时钟信号clk_cali产生第一选通信号shft_p《0》～shft_p《10》，以从p个第一分压电压v_p《0》～v_p《p-1》中依次选取一个第一分压电压作为第一校准管q1的控制电压v_calip，以调节第一校准管q1的控制电压v_calip。例如，将第一校准管q1的控制电压v_calip依次调节为400mv、410mv、420mv、...、500mv，以调节第一校准管q1的控制电压v_calip。
114.其中，当第一校准管q1的控制电压v_calip为400mv时，由于第二校准管q2的控制
电压v_calin为200mv，小于第一校准管q1的控制电压v_calip，因此第一校准管q1所在的支路的导通能力大于第二校准管q2所在支路的导通能力，使得第一差分输出信号vcomp_p在正反馈的作用下被下拉到低电平，而第二差分输出信号vcomp_n被上拉到高电平，此时标识信号flag_p为低电平。而后，随着第一校准管q1的控制电压v_calip的逐步增大，当第一校准管q1的控制电压v_calip增大到大于第一校准阶段后比较器100内部的输入失调电压时，第一差分输出信号vcomp_p将变为方波信号，此时标识信号flag_p变为高电平，相应的第一锁存信号latch_p变为低电平，在第一锁存信号latch_p的作用下，图6中的各个触发器的时钟信号端clk固定为低电平，从而使得第一选通信号shft_p《0》～shft_p《10》保持在当前状态，如图8所示，假设当第一校准管q1的控制电压v_calip为430mv时大于第一校准阶段后比较器100内部的输入失调电压，那么第一选通信号shft_p《3》将保持在高电平，其余第一选通信号保持在低电平，第一校准管q1的控制电压v_calip固定在430mv，至此完成了对第一校准管q1的校准，第二校准阶段结束。
115.由此，通过调节第一校准管和第二校准管的控制电压实现了对比较器的校准，且电路结构简单，无需额外增加片外电容，有利于片内集成，且校准范围广。
116.进一步的，第一校准阶段包括n个校准周期，第二校准阶段包括p个校准周期，如图8所示，第一校准阶段包括15个校准周期，第二校准阶段包括11个校准周期，并且每个校准周期均包括k个第一时钟信号clk，即每个校准周期内进行k次校准，其中，k为大于1的整数。控制器进一步用于：在检测到比较器100的第二差分输出信号vcomp_n为方波信号、且方波信号的方波个数大于预设个数时，确定第二校准管q2的控制电压v_calin大于比较器100的输入失调电压；在检测到比较器100的第一差分输出信号vcomp_p为方波信号、且方波信号的方波个数大于预设个数时，确定第一校准管q1的控制电压v_calip大于第一校准阶段后比较器100的输入失调电压，其中，预设个数为k的二分之一取整。
117.需要说明的是，由于校准过程中，比较器100的差分输入端可能存在噪声干扰，因此可在每个校准周期内进行多次校准，并对比较结果进行计数，仅在某一结果出现次数过半的情况下确认该结果为当前校准周期的比较结果，以提高校准的准确度。
118.具体来说，由于第一校准管q1和第二校准管q2的控制电压不同，且比较器100的内部各处存在失配，当比较器100的第一差分输入信号和第二差分输入信号相同时，第一差分输出信号vcomp_p和第二差分输出信号vcomp_n中必然存在一个始终为高电平。
119.参考图9所示，假设第二差分输出信号vcomp_n始终为高电平，那么对于第一差分输出信号vcomp_p，其在第一时钟信号clk为高电平时为高电平，在第一时钟信号clk为低电平时为低电平，即第一差分输出信号vcomp_p为与第一时钟信号clk相同的方波信号。若采用计数器cnt4_p和cnt4_n记录比较结果，即通过计数器cnt4_p记录一个校准周期内第一差分输出信号vcomp_p为方波的个数，通过计数器cnt4_n记录一个校准周期内第二差分输出信号vcomp_n的方波个数，那么由于第一差分输出信号vcomp_p为方波信号，计数器cnt4_p进行计数，当其计数达到预设个数(假设一个校准周期内进行16次比较，即k为16时，该预设个数可为8)时，表示第一差分输出信号vcomp_p为低电平，此时输出高电平的标识信号flag_p，同时对计数器cnt4_p和cnt4_n进行复位。由此，即使输入噪声使得比较器100的输出出错，只要出现次数小于一定次数，所输出的标识信号flag_p就不会出现错误，从而大大降低了输入噪声对校准结果的影响。
120.当第一差分输出信号vcomp_p始终为高电平时，其原理相同，这里不再赘述。
121.进一步的，结合图8和图9，在第一校准阶段开始时，假设第一差分输出信号vcomp_p为方波信号，第二差分输出信号vcomp_n为高电平，随着第二校准管q2的控制电压v_calin的逐步增大，当增大到第二差分输出信号vcomp_n为方波信号时，表示第二差分输出信号vcomp_n小于第一差分输出信号vcomp_p，第二校准管q2的控制电压v_calin大于比较器100内部的输入失调电压，从而实现对第二校准管q2的校准。类似的，在第二校准阶段开始时，第二差分输出信号vcomp_n为方波信号，第一差分输出信号vcomp_p为高电平，随着第一校准管q1的控制电压v_calip的逐步增大，当增大到第一差分输出信号vcomp_p为方波信号时，表示第一差分输出信号vcomp_p小于第二差分输出信号vcomp_n，第一校准管q1的控制电压v_calip大于第一校准阶段后比较器100内部的输入失调电压，从而实现对第一校准管q1的校准，进而实现对比较器100的校准。由此，在校准过程中，通过确认差分输出信号是否为方波信号即可判断出当前校准管的控制电压是否合适，使得校准过程更为简便，同时采用多次比较确定结果，避免了输入噪声对校准结果的影响。
122.为了验证校准效果，图10给出了校准前比较器100的输入失调电压的波形图，图11给出了校准后比较器100的输入失调电压的波形图，从图10和图11可以看出，采用本技术的校准方式的比较器100，其输入失配电压从3.27mv降低到了189.88uv，大幅降低了输入失调电压，有效提高了比较器100的比较精度。
123.综上所述，根据本发明实施例的比较器，通过在锁存电路的两个下拉单元处分别并联一个校准单元，并通过调节单元调整校准单元中的校准管的控制电压，实现了对比较器的校准，大大降低了比较器的输入失调电压，具有较高的校准精度，且在比较器每次上电时，通过一次校准即可有效降低比较器的输入失调电压，减少了校准次数，提高了比较器的工作效率，且电路结构简单、成本低，无需额外增加片外电容，有利于片内集成，且校准范围广，同时通过多次比较，避免了输入噪声对校准结果的影响。
124.在一些实施例中，还提供了一种芯片。
125.图12为根据本发明一个实施例的芯片的方框示意图，参考图12所示，该芯片1000包括前述的比较器100。
126.根据本发明实施例的芯片，通过前述的比较器，通过在锁存电路的两个下拉单元处分别并联一个校准单元，并通过调节单元调整校准单元中的校准管的控制电压，实现了对比较器的校准，大大降低了比较器的输入失调电压，具有较高的校准精度，且在比较器每次上电时，通过一次校准即可有效降低比较器的输入失调电压，减少了校准次数，提高了比较器的工作效率，且电路结构简单、成本低，无需额外增加片外电容，有利于片内集成，且校准范围广，同时通过多次比较，避免了输入噪声对校准结果的影响。
127.在一些实施例中，还提供了一种电子设备。
128.图13为根据本发明一个实施例的电子设备的方框示意图，参考图13所示，该电子设备10000包括前述的芯片1000。
129.根据本发明实施例的电子设备，通过前述的芯片，通过在锁存电路的两个下拉单元处分别并联一个校准单元，并通过调节单元调整校准单元中的校准管的控制电压，实现了对比较器的校准，大大降低了比较器的输入失调电压，具有较高的校准精度，且在比较器每次上电时，通过一次校准即可有效降低比较器的输入失调电压，减少了校准次数，提高了
比较器的工作效率，且电路结构简单、成本低，无需额外增加片外电容，有利于片内集成，且校准范围广，同时通过多次比较，避免了输入噪声对校准结果的影响。
130.应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(pga)，现场可编程门阵列(fpga)等。
131.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
132.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
133.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
134.尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。