电平转换器及具有过驱动能力的芯片的制作方法

1.本发明涉及电平转换器(level shifter)及具有过驱动(overdrive)能力的芯片(chip)。


背景技术：

2.随着半导体制造工艺中使用的技术的发展(例如，缩小到5nm、4nm、3nm或以下)，最大施加电压被抑制(例如，远低于7nm产品的最大施加电压)。如果同一印刷电路板(pcb)上有几代芯片，则需要进行过载设计。例如，电源系统不仅为新一代芯片提供1.5v，而且为老一代芯片提供3.3v，这意味着需要电平转换器。


技术实现要素：

3.本发明提供电平转换器及具有过驱动能力的芯片，可改善电路的性能。
4.在一个实施例中，本发明提供一种电平转换器，其可包括：输入对，该输入对包括分别由该电平转换器的一输入信号和一反相输入信号控制的第一输入晶体管和第二输入晶体管；交叉耦合输出对，该交叉耦合输出对包括第一输出晶体管和第二输出晶体管，其中该第二输出晶体管响应于该输入信号的一高电平状态将该电平转换器的输出端上拉至过驱动电压，该第一输出晶体管响应于该输入信号的一低电平状态将该电平转换器的反相输出端上拉至该过驱动电压；第一保护电路，耦接于该反相输出端和该第一输入晶体管之间；以及第二保护电路，耦接于该输出端和该第二输入晶体管之间；其中该过驱动电压为该电平转换器的标称电压的两倍加上电压增量；该第一保护电路包括用于补偿该电压增量的第一电压降电路；以及该第二保护电路包括用于补偿该电压增量的第二电压降电路。
5.在一个实施例中，本发明提供一种具有过驱动能力的芯片，其可包括：本发明提供的电平转换器；控制电路，由标称电压供电；和上拉电路和下拉电路，基于该控制电路的控制将一衬垫耦接于该过驱动电压或地；其中该电平转换器耦接于该控制电路和该上拉电路之间，且该电平转换器从该控制电路接收该输入信号，并且该电平转换器包括耦接于该上拉电路的控制端的输出端。
附图说明
6.图1根据本发明的一实施例示出具有过驱动能力的芯片100。
7.图2根据本发明的一实施例示出电平转换器200。
8.图3a示出了图2所示的电平转换器200左侧的端子的电压转变。
9.图3b示出了图2所示的电平转换器200右侧的端子的电压转变。
具体实施方式
10.在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以
名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”或“大约”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”或“耦合”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接在一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。
11.下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。
12.图1根据本发明的一实施例示出具有过驱动能力的芯片100。图1关注该芯片100的输出缓冲器。输出缓冲器包括控制电路102、电平转换器104、上拉电路106和下拉电路108。输出缓冲器在衬垫(pad)110处展现过驱动能力。
13.为了获得过驱动能力，芯片100可包括两个引脚(pin)vdio1和vdio2。电源引脚vdio1接收标称电压(nominal voltage)vddq。芯片100内的每个组件在标称电压vddq内安全操作。电源引脚vdio2接收过驱动电压2vddq+vx，其是vddq的两倍加上电压增量(delta voltage)vx。例如，标称电压vddq可以是1.5v，过驱动电压可以是3.3v。在该示例中，电压增量为0.3v。电压增量可能影响电路的性能。在电平转换器104中提供一些特定的设计来改善电路的性能。
14.该图中描述了输出缓冲器的操作。在控制电路102的控制下，可以导通(turn on)上拉电路106或下拉电路108以便上拉或下拉衬垫110的电压电平。有别于将衬垫110耦接于标称电压vddq(vdio1)，上拉电路106将衬垫110耦接于过驱动电压2vddq+vx(vdio2)。然而，控制电路102由标称电压vddq(vdio1)供电。因此，在控制电路102和上拉电路106之间需要电平转换器104。如图所示，电平转换器104从控制电路102接收输入信号in(0v～vddq)，并通过输出端out(输出升高后的(boosted)信号)耦接于上拉电路106的控制端。电平转换器104需要输出适当的信号以安全地操作上拉电路106的pmos，并且还需要处理电平转换器104内部的可靠性问题(也是由于电压增量vx)。在下面的段落中讨论电平转换器104。
15.在该示例中，电平转换器104耦接于第一电源引脚vdio1(vddq)和第二电源引脚vdio2(2vddq+vx)，且还接收特定电压(specific voltage)vddq+vy以用于偏置pmos。考虑到从第二电源引脚vdio2接收过驱动电压2vddq+vx，电平转换器104包括保护电路。保护电路中提供有电压降电路(在后面的讨论中将详细介绍)以用于补偿电压增量vx。此外，被提供用于在保护电路中导通pmos的特定电压vddq+vy大于标称电压vddq。这些设计解决了由电压增量引起的可靠性问题。电平转换器104可将其输入信号in提升至vddq+vy+vtp～2vddq+vx的范围(参考out)。电压vtp是pmos的阈值电压。电压vy可以等于电压增量vx。电平转换器104内的晶体管或由来至电平转换器104的升高后的信号控制的晶体管均能安全地操作。
16.在图1中，芯片100使用分压器112将过驱动电压2vddq+vx(在vdio2处接收)进行分压来产生特定电压vddq+vy。在其他示例中，分压器可位于芯片100外部。
17.在一些示例性的实施例中，可产生多个特定电压(例如，接下来要讨论的vddq3+vy
和vddq4+vy)，其中vddq3≈vddq4。电平转换器的保护电路内级联的不同级的pmos可以耦接于不同的偏置源(例如，vddq3+vy或vddq4+vy)。
18.图2根据本发明的一实施例示出电平转换器200。电平转换器200包括输入对(具有第一输入晶体管nin和第二输入晶体管ninb)、交叉耦合输出对(具有第一输出晶体管pout和第二输出晶体管poutb)、第一保护电路202及第二保护电路204。第一输入晶体管nin由电平转换器200的一输入信号in控制。第二输入晶体管ninb由电平转换器200的一反相输入信号inb控制。响应于输入信号in的高电平状态(vddq)，第二输出晶体管poutb将电平转换器200的输出端out上拉至过驱动电压2vddq+vx。响应于输入信号in的低电平状态(0v)，第一输出晶体管pout将电平转换器200的反相输出端outb上拉至过驱动电压2vddq+vx。第一保护电路202耦接于反相输出端outb与第一输入晶体管nin之间。第二保护电路204耦接于输出端out与第二输入晶体管ninb之间。第一保护电路202包括第一电压降电路(包括第一二极管d1)以用于对电压增量vx进行补偿(通过二极管电压vz，vz可等于vx)。第二保护电路204包括第二电压降电路(包括第二二极管d2)以用于对电压增量vx进行补偿(通过二极管电压vz，vz可等于vx)。
19.在该示例中，第一保护电路202和第二保护电路204提供了四组晶体管。第一组晶体管(包括nmos n1和n2)和第二组晶体管(包括nmos n1b和n2b)分别设置在第一保护电路202和第二保护电路204内。第三组晶体管(包括pmos p1和p2)和第四组晶体管(包括pmos p1b和p2b)分别设置在第一保护电路202和第二保护电路204内。第三组晶体管(包括pmos p1和p2)、第一电压降电路(包括第一二极管d1)以及第一组晶体管(包括nmos n1和n2)耦接在反相输出端outb与第一输入晶体管nin之间。第四组晶体管(包括pmos p1b和p2b)、第二电压降电路(包括第二二极管d2)及第二组晶体管(包括nmos n1b和n2b)耦接在反相输出端out与第二输入晶体管ninb之间。
20.第一二极管d1包括耦接于第一组晶体管(包括nmos n1和n2)的阴极(cathode)和耦接于第三组晶体管(包括pmos p1和p2)的阳极(anode)。第二二极管d2包括耦接于第二组晶体管(包括nmos n1b和n2b)的阴极和耦接于第四组晶体管(包括pmos p1b和p2b)的阳极。二极管电压vz提供的电压降从过驱动电压2vddq+vx中消除了电压增量vx。由此实现了第一组晶体管(包括nmos n1和n2)和第二组晶体管(包括nmos n1b和n2b)内的nmos的安全操作。第三组晶体管(包括pmos p1和p2)和第四组晶体管(包括pmos p1b和p2b)由大致为特定电压vddq+vy的偏置电压导通。电压vy从过驱动电压2vddq+vx中消除了电压增量vx，由此实现了第三组晶体管(包括pmos p1和p2)和第四组晶体管(包括pmos p1b和p2b)中的pmos的安全操作。
21.电平转换器200的更多电路细节将在以下段落中进一步讨论。
22.第一输入晶体管nin具有由输入信号in控制的栅极端和耦接于地0v的源极端。第二输入晶体管ninb具有由反相输入信号inb控制的栅极端和耦接于地0v的源极端。第一组晶体管包括第一晶体管n1和第二晶体管n2。第一晶体管n1包括耦接于第一输入晶体管nin的漏极端的源极端和由第一电压vddq1偏置的栅极端。第二晶体管n2包括耦接于第一晶体管n1的漏极端的源极端和耦接第一电压降电路d1的漏极端。响应于输入信号in的低电平状态0v，第二晶体管n2的栅极端由第二晶体管n2的漏极端的电压net1偏置。第二组晶体管包括第三晶体管n1b和第四晶体管n2b。第三晶体管n1b包括耦接于第二输入晶体管ninb的漏
极端的源极端和由第一电压vddq1偏置的栅极端。第四晶体管n2b包括耦接于第三晶体管n1b的漏极端的源极端和耦接第二电压降电路d2的漏极端。响应于输入信号in的高电平状态vddq，第四晶体管n2b的栅极端由第四晶体管n2b的漏极端的电压net2偏置。第一电压vddq1可大约为标称电压vddq或等于标称电压vddq。第一电压vddq1可由分压器112产生。
23.在图2中，响应于输入信号in的高电平状态vddq，第二晶体管n2的栅极端被偏置为第二电压vddq2，且响应于输入信号in的低电平状态0v，第四晶体管n2b的栅极端被偏置为第二电压vddq2。第二电压vddq2可大约为标称电压vddq或等于标称电压vddq。第二电压vddq2可由分压器112产生。
24.第一保护电路202还包括第一多工器mux1，其响应于输入信号in的高电平状态vddq而将第二电压vddq2耦接于第二晶体管n2的栅极端，且响应于输入信号in的低电平状态0v而将第二晶体管n2的漏极端net1耦接于第二晶体管n2的栅极端。第二保护电路204还包括第二多工器mux2，其响应于输入信号in的低电平状态0v而将第二电压vddq2耦接于第四晶体管n2b的栅极端，且响应于输入信号in的高电平状态vddq而将第四晶体管n2b的漏极端net2耦接于第四晶体管n2b的栅极端。
25.在这样的设计中，nmos n1、n2、n1b和n2b可以安全地关闭(turn off)(每个都具有在标称电压vddq范围内的漏极-源极电压)。保证了电路的可靠性。
26.第一输出晶体管pout具有耦接于过驱动电压2vddq+vx的源极端，耦接于输出端out的栅极端，以及耦接于反相输出端outb的漏极端。第二输出晶体管poutb具有耦接于过驱动电压2vddq+vx的源极端，耦接于反相输出端outb的栅极端，以及耦接于输出端out的漏极端。第三组晶体管包括第五晶体管p1和第六晶体管p2。第五晶体管p1包括耦接于第一输出晶体管pout的漏极端的源极端和由第三电压vddq3+vy偏置的栅极端。第六晶体管p2包括耦接于第五晶体管p1的漏极端的源极端和耦接第一电压降电路d1的漏极端。响应于输入信号in的低电平状态0v，第六晶体管p2的栅极端被第四电压vddq4+vy偏置。第四组晶体管包括第七晶体管p1b和第八晶体管p2b。第七晶体管p1b包括耦接于第二输出晶体管poutb的漏极端的源极端和由第三电压vddq3+vy偏置的栅极端。第八晶体管p2b包括耦接于第七晶体管p1b的漏极端的源极端和耦接第二电压降电路d2的漏极端。响应于输入信号in的高电平状态vddq，第八晶体管p2b的栅极端被第四电压vddq4+vy偏置。第三电压vddq3+vy和第四电压vddq4+vy均大于标称电压vddq或可等于标称电压vddq。
27.在图2中，响应于输入信号in的高电平状态vddq，第六晶体管p2的栅极端耦接于第六晶体管p2的漏极端net9，且响应于输入信号in的低电平状态0v，第八晶体管p2b的栅极端耦接于第八晶体管p2b的漏极端net10。
28.第一保护电路202还包括第三多工器mux3，其响应于输入信号in的低电平状态0v而将第四电压vddq4+vy耦接于第六晶体管p2的栅极端，且响应于输入信号in的高电平状态vddq而将第六晶体管p2的漏极端net9耦接于第六晶体管p2的栅极端。第二保护电路204还包括第四多工器mux4，其响应于输入信号in的高电平状态vddq而将第四电压vddq4+vy耦接于第八晶体管p2b的栅极端，且响应于输入信号in的低电平状态0v而将第八晶体管p2b的漏极端net10耦接于第八晶体管p2b的栅极端。
29.在这样的设计中，pmos p1,p2,p1b和p2b可以安全地导通(turn on)(每个都具有在标称电压vddq范围内的源极-栅极电压)。保证了电路的可靠性。
30.图3a示出了图2所示的电平转换器200左侧的端子的电压转变。
31.当输入信号in处于低态0v时，晶体管nin、n1和n2全部截止/关闭(off)，晶体管pout、p1和p2全部导通(on)。如图所示，端子net1为电压电平(2vddq+vx-vz)，端子net5为电压电平(2vddq+vx-vz-vtn)，端子net7为电压电平(vddq1-vtn)，其中vtn为晶体管n2的阈值电压。晶体管n2的漏极-源极电压为net1减去net5(＝vtn)，位于标称电压vddq内。晶体管n1的漏极-源极电压为net5减去net7(＝2vddq+vx-vz-vddq1≈vddq)，位于标称电压vddq范围内。晶体管n1和n2安全操作。至于导通的晶体管p1和p2，它们的源极-栅极电压也成功地限制在标称电压vddq内，以确保安全操作。如图所示，端子outb为电压电平(2vddq+vx)，端子net3为电压电平(2vddq+vx)，端子pg2为电压电平(vddq4+vy)。晶体管p1的源极-栅极电压为outb减去(vddq3+vy)，即2vddq+vx-vddq3-vy(≈vddq)，在安全操作的标称电压vddq范围内。晶体管p2的源极-栅极电压为net3减去pg2，即2vddq+vx-vddq4-vy(≈vddq)，在安全操作的标称电压vddq范围内。
32.当输入信号in处于高态vddq时，晶体管nin、n1和n2全部导通(on)，晶体管pout、p1和p2全部截止(off)。如图所示，端子net9为电压电平vz，端子net3为电压电平(vz+vtp)，端子outb为电压电平(vddq3+vy+vtp)，其中vtp为晶体管p2的阈值电压。晶体管p2的源极-漏极电压为net3减去net9(＝vtp)，位于标称电压vddq内。晶体管p1的源极-漏极电压为outb减去net3(＝vddq3+vy+vtp-vz-vtp≈vddq)，位于标称电压vddq范围内。晶体管p1和p2安全操作。
33.图3b示出了图2所示的电平转换器200右侧的端子的电压转变。
34.当反相输入信号inb处于高态vddq时，晶体管ninb、n1b和n2b全部导通(on)，晶体管poutb、p1b和p2b全部截止(off)。如图所示，端子net10为电压电平vz，端子net4为电压电平(vz+vtp)，端子out为电压电平(vddq3+vy+vtp)，其中vtp为晶体管p2b的阈值电压。晶体管p2b的源极-漏极电压为net4减去net10(＝vtp)，位于标称电压vddq内。晶体管p1b的源极-漏极电压为out减去net4(＝vddq3+vy+vtp-vz-vtp≈vddq)，位于标称电压vddq范围内。晶体管p1b和p2b安全操作。
35.当反相输入信号inb处于低态0v时，晶体管ninb、n1b和n2b全部截止(off)，晶体管poutb、p1b和p2b全部导通(on)。如图所示，端子net2为电压电平2vddq+vx-vz，端子net6为电压电平(2vddq+vx-vz-vtn)，端子net8为电压电平(vddq1-vtn)，其中vtn为晶体管n2b的阈值电压。晶体管n2b的漏极-源极电压为net2减去net6(＝vtn)，位于标称电压vddq内。晶体管n1b的漏极-源极电压为net6减去net8(＝2vddq+vx-vz-vddq1≈vddq)，位于标称电压vddq范围内。晶体管n1b和n2b安全操作。至于导通的晶体管p1b和p2b，它们的源极-栅极电压也成功地限制在标称电压vddq内，以确保安全操作。如图所示，端子out为电压电平(2vddq+vx)，端子net4为电压电平(2vddq+vx)，端子pg2b为电压电平(vddq4+vy)。晶体管p1b的源极-栅极电压为outb减去(vddq3+vy)，即2vddq+vx-vddq3-vy(≈vddq)，在安全操作的标称电压vddq范围内。晶体管p2b的源极-栅极电压为net4减去pg2b，即2vddq+vx-vddq4-vy(≈vddq)，在安全操作的标称电压vddq范围内。
36.在其他示例性的实施例中，在保护电路202和204的每一组晶体管中可有更多个晶体管级联。
37.在其他示例性的实施例中，电压降电路不限于仅一个二极管。任何能带来稳定压
降的电路都可以用来代替图1所示的二极管d1和d2。
38.本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。