存储单元、存储器和电子设备的制作方法

本技术实施例涉及半导体，特别涉及一种存储单元、存储器和电子设备。

背景技术：

1、随着半导体技术的发展，存储器的类型越来越多，三维与非门(threedimensional not and，3d nand)存储器便是其中的一种。3d nand存储器包括多个存储单元，双晶体管无电容(2transistor 0 capacitor，2t0c)存储单元的应用越来越广泛。

技术实现思路

1、本技术实施例提供了一种存储单元、存储器和电子设备，可用于减小存储单元尺寸。所述技术方案如下：

2、一方面，本技术实施例提供了一种存储单元，所述存储单元包括沿第一方向排列的第一晶体管和第二晶体管；所述第一晶体管包括沿所述第一方向排列的第一栅极、第一半导体层和第二栅极，所述第一栅极沿第二方向延伸，所述第一半导体层沿第三方向延伸，所述第一方向和所述第三方向为平行于衬底且相互垂直的两个方向，所述第二方向为垂直于所述衬底的方向；所述第二晶体管包括第三栅极以及环绕所述第三栅极的第二半导体层，所述第三栅极沿所述第二方向延伸，所述第二半导体层包括沟道以及通过所述沟道连接的第一电极和第二电极，所述第二电极与所述第二栅极连接。

3、在一种可能实现方式中，所述沟道为水平沟道。

4、在一种可能实现方式中，所述第二半导体层具有垂直于衬底的第一表面、第二表面、第三表面和第四表面，所述第二半导体层的第一表面和第二表面垂直于所述第一方向，所述第二半导体层的第二表面比第一表面远离所述第一晶体管，所述第二半导体层的第三表面和第四表面垂直于所述第三方向；所述第二栅极包裹所述第二半导体层的第一表面整体以及包裹所述第二半导体层的第三表面和第四表面的靠近所述第一晶体管的一部分；所述一个第一位线包裹所述第二半导体层的第二表面整体以及包裹所述第二半导体层的第三表面和第四表面的远离所述第一晶体管的一部分。

5、在一种可能实现方式中，所述第一栅极和所述第一半导体层之间存在第一栅极绝缘层，所述第一半导体层和所述第二栅极之间存在第二栅极绝缘层；所述第一栅极、所述第一栅极绝缘层、所述第一半导体层、所述第二栅极绝缘层和所述第二栅极均具有垂直于所述第一方向的第一表面和第二表面，同一部件的第一表面比第二表面远离所述第二晶体管；所述第一栅极的第二表面与所述第一栅极绝缘层的第一表面贴合，所述第一栅极绝缘层的第二表面与所述第一半导体层的第一表面贴合，所述第一半导体层的第二表面与所述第二栅极绝缘层的第一表面贴合，所述第二栅极绝缘层的第二表面与所述第二栅极的第一表面贴合。

6、在一种可能实现方式中，所述第二半导体层的材料为金属氧化物半导体。

7、在一种可能实现方式中，所述第二半导体层具有与所述一个第一位线连接的第一连接区、与所述第二栅极连接的第二连接区以及除所述第一连接区和所述第二连接区外的栅极控制区，所述栅极控制区的导电性通过所述第三栅极控制。

8、另一方面，还提供了一种存储器，所述存储器包括多个存储单元层，每个存储单元层包括多个上述任一所述的存储单元，所述多个存储单元层沿所述第二方向排布；每个存储单元层包括沿所述第一方向排布的多个存储单元列，每个存储单元列中的多个存储单元通过各自的第一半导体层串联，串联的第一半导体层用于与一个第二位线连接；每个存储单元列中的各个存储单元的第一电极用于与同一个第一位线连接；任一存储单元层中的每个存储单元与其他存储单元层中对应位置的各个存储单元构成一个存储单元串，每个存储单元串中的各个存储单元的第一栅极用于与同一个第一字线连接，每个存储单元串中的各个存储单元的第三栅极用于与同一个第二字线连接。

9、在一种可能实现方式中，在所述第一方向相邻的第一存储单元列和第二存储单元列中的各个存储单元的第一电极用于与同一个第一位线连接；其中，所述第一存储单元列和所述第二存储单元列镜像对称，且所述第一存储单元列中的存储单元和所述第二存储单元列中的相应存储单元通过各自的第二晶体管相邻。

10、在一种可能实现方式中，所述同一个第一位线位于所述第一存储单元列和所述第二存储单元列之间，所述同一个第一位线具有垂直于所述第一方向的第一表面和第二表面；所述第一存储单元列中的各个存储单元的第一电极与所述同一个第一位线的第一表面连接，所述第二存储单元列中的各个存储单元的第一电极与所述同一个第一位线的第二表面连接。

11、在一种可能实现方式中，在所述第一方向相邻的第一存储单元串和第二存储单元串中的各个存储单元的第一栅极用于与同一个第一字线连接；其中，所述第一存储单元串和所述第二存储单元串镜像对称，且所述第一存储单元串中的存储单元和所述第二存储单元串中的相应存储单元通过各自的第一晶体管相邻。

12、在一种可能实现方式中，所述第一字线沿所述第二方向延伸，每个存储单元串中的各个存储单元的第一栅极均为所连接的第一字线的一部分。

13、在一种可能实现方式中，所述第二字线沿所述第二方向延伸，每个存储单元串中的各个存储单元的第三栅极均为所连接的第二字线的一部分。

14、另一方面，还提供了一种存储单元，包括：读晶体管和写晶体管，所述读晶体管包括主栅和背栅，所述背栅与所述写晶体管的半导体层、源极或漏极相连；

15、所述读晶体管和所述写晶体管分别为垂直晶体管；

16、所述主栅和所述背栅分别为面状、所述读晶体管的半导体层为面状；所述写晶体管的栅极为柱状，所述写晶体管的半导体层为环形，所述环形的半导体层环绕所述柱状的栅极的侧表面。

17、在一种可能实现方式中，所述读晶体管和写晶体管位于衬底上在平行于衬底的平面内相邻分布；所述主栅和面状的半导体层的主表面分别垂直于所述衬底；所述柱状的栅极的所述侧表面垂直于所述衬底。

18、在一种可能实现方式中，所述面状的半导体层具有相向的第一主表面和第二主表面，所述第一主表面和第二主表面上分别设置有所述主栅和背栅；所述背栅具有相向的两个主表面，其中一个主表面与所述面状半导体层的第二主表面平行且相邻，另一个主表面与所述环形半导体层的侧表面接触。

19、另一方面，还提供了一种存储器，所述存储器包括：

20、衬底；

21、所述衬底上的多条第一导线和多条第二导线，所述多条第一导线和多条第二导线在平行于所述衬底的顶表面的第一方向延伸，且在垂直所述第一方向的第二方向间隔设置，且一条第一导线和一条第二导线构成一个导线组相邻设置；

22、每个所述导线组中，所述相邻设置的第一导线和第二导线上设置有沿第一方向间隔分布的n个存储单元；各导线组中的各存储单元阵列分布在所述衬底上；所述一个存储单元包括一个读晶体管和一个写晶体管；

23、其中，所述第一导线上沿着所述第一方向间隔分布有n个读晶体管，所述第二导线上沿着所述第一方向间隔分布有与所述n个读晶体管一一对应连接的n个写晶体管；

24、其中，所述第一导线对应于每个读晶体管的区域为所述每个读晶体管的半导体区域；所述第二导线对应于每个写晶体管的区域与所述每个写晶体管的半导体区域或源极区或漏极区连接。

25、在一种可能实现方式中，所述存储器还包括：

26、多条第一字线，在垂直于衬底的方向延伸且在所述第一方向间隔排列；

27、所述各第一字线分别对应设置于所述第一导线的所述每个读晶体管的半导体区域且与所述半导体区域通过介质层绝缘，所述第一字线中对应于所述每个读晶体管的半导体区域的区域为每个所述读晶体管的栅极区域，所述栅极区域设置有所述读晶体管的主栅。

28、在一种可能实现方式中，所述存储器还包括：

29、多个背栅，沿着垂直衬底的方向延伸且在所述第一方向上依次间隔排列；所述多个背栅分别设置在所述每个读晶体管的半导体区域且与每个所述读晶体管的栅极区域相向设置。

30、在一种可能实现方式中，所述存储器还包括：

31、多个写晶体管的多个环绕型半导体层，分别沿着垂直于所述衬底的方向延伸且在所述第一方向间隔排列；

32、多个写晶体管的多个柱状栅极，分别沿着垂直于所述衬底的方向延伸且在所述第一方向间隔排列；

33、每个所述环绕型半导体层环绕对应的写晶体管的柱状栅极设置；

34、所述柱状栅极和所述环绕型半导体层的侧表面垂直于所述衬底；

35、各所述环绕型半导体层的侧表面的一个区域与所述第二导线连接，各所述环绕型半导体层的侧表面的另一个区域分别与所述各读晶体管的背栅一一对应连接。

36、在一种可能实现方式中，在垂直于所述第一方向的第二方向上，属于一个存储单元的所述主栅、所述第一导线、所述背栅、所述环绕型半导体层、所述第二导线依次排列设置。

37、在一种可能实现方式中，所述第一导线和第二导线分别为垂直衬底延伸设定宽度的面状结构，所述面状结构具有第一主表面和第二主表面，所述第一主表面和第二主表面为侧表面，所述第一导线的第二主表面和所述第二导线的第一主表面相邻设置；

38、各所述主栅设置于所述第一导线的第一主表面上与所述第一导线绝缘；

39、各所述背栅设置于所述第一导线的第二主表面上与所述第一导线绝缘。

40、在一种可能实现方式中，各所述环绕型半导体层设置于所述第二导线和各所述背栅之间，且各所述环绕型半导体层设置于所述第二导线的第一主表面上与所述第一主表面连接。

41、在一种可能实现方式中，所述一个导线组的各存储单元的排布与相邻的导线组对应的各存储单元的排布镜像对称且共用所述第二导线；

42、所述第二导线的第二主表面与所述相邻的导线组对应的各存储单元中的各环绕型半导体层连接。

43、在一种可能实现方式中，每间隔两条第一导线设置有一条第二导线，所述第二导线与其相邻的两条第一导线分别构成一个导线组，所述第二导线与所述两个第一导线对应的存储单元共用。

44、另一方面，还提供了一种电子设备，该电子设备包括上述任一所述的存储单元或存储器。

45、本技术实施例提供的技术方案至少带来如下有益效果：

46、本技术提供的新型结构的2t0c设计方案，第二晶体管的栅极为垂直结构且与第一晶体管不堆叠，可以减小垂直衬底方向存储单元尺寸，且可以方便制作结构紧凑的2t0c存储单元的3d堆叠，简化工艺，降低成本。

47、此外，存储单元中的两个晶体管是沿平行于衬底的第一方向排列的，有利于节省存储单元在垂直于衬底的方向上的占用空间，从而提高存储单元在垂直于衬底方向上的集成密度，进而提高存储器的存储密度。