一种用于ARINC429总线的解码电路的制作方法

一种用于arinc 429总线的解码电路
技术领域
1.本发明属于电力电子技术领域，尤其涉及一种用于arinc 429总线的解码电路。


背景技术：

2.目前arinc 429总线航空总线中实用较广的总线之一。arinc 429协议的总线电平满足以下特点：信号是双极性归零式信号，信号从高电平回归零电平表示逻辑状态1；信号从低电平回归到零电平表示逻辑状态0，如图1所示。接收器输入端(考虑到干扰情况下)：高电平为+6.5v～+13v；零电平为-2.5v～+2.5v；低电平为-6.5v～-13v。
3.随着制造工艺的发展，目前常规的cmos工艺最多提供5v器件，其耐压值通常最高为5.5v。arinc 429总线上的电压如果直接接到cmos电路中进行处理，会造成器件击穿。因此，无法直接对arinc429总线上的信号电平进行处理。


技术实现要素：

4.针对上述技术问题，本发明采用常规的5v cmos工艺，实现了对arinc429总线电平-13v～+13v电压的总线信号的解码，并且该电路结构可以抑制cmos制造工艺中pvt的变化，提高解码电路的可靠性。
5.本发明通过以下技术手段解决上述问题：
6.一种用于arinc 429总线的解码电路，包括电压差分输入电路、信号差分输入电路、差分电流比较电路、解码输出电路和偏置电路，其中：所述电压差分输入电路用于将参考电压转换成电流信号，所述电压差分输入电路为带源极负反馈电阻的差分nmos输入结构；所述信号差分输入电路用于将输入信号转换成电流信号，所述信号差分输入电路为带源极负反馈电阻的差分nmos输入结构；两个电流信号通过差分电流比较电路进行比较、并通过解码输出电路对外输出；所述偏置电路用于为电路中元器件产生参考电流。
7.优选的，所述电压差分输入电路包括第一nmos管、第二nmos管、第一电阻、第五nmos管和第六nmos管，其中：所述第一nmos管的漏极连接到第四pmos管的漏极，第四pmos管的源极连接vdd电源；所述第二nmos管的漏极连接到第三pmos管的漏极，第三pmos管的源极连接vdd电源；所述第一电阻连接在第一nmos管的源极和第二nmos管的源极之间；所述第五nmos管的漏极连接第一nmos管的源极，第五nmos管的源极连接gnd；所述第六nmos管的漏极连接第二nmos管的源极，第六nmos管的源极连接gnd，第六nmos管的栅极连接第五nmos管的栅极。
8.优选的，所述信号差分输入电路包括第三nmos管、第四nmos管、第二电阻、第七nmos管和第八nmos管，其中：所述第三nmos管的漏极连接第四pmos管的漏极；所述第四nmos管的漏极连接第三pmos管的漏极；所述第二电阻连接在第三nmos管的源极和第四nmos管的源极之间；所述第七nmos管的漏极连接第三nmos管的源极，第七nmos管的源极连接gnd；所述第八nmos管的漏极连接第四nmos管的源极，第八nmos管的源极连接gnd，第八nmos管的栅极连接第七nmos管的栅极。
9.优选的，所述信号差分输入电路包括第一pmos管、第二pmos管、第九nmos管和第十nmos管，其中：所述第一pmos管的漏极连接第九nmos管的漏极，第一pmos管的源极连接第三pmos管的漏极，第一pmos管的栅极连接第二pmos管的栅极；所述第二pmos管的漏极连接第十nmos管的漏极，第二pmos管源极连接第四pmos管的漏极；所述第九nmos管的源极连接gnd，第九nmos管的栅极连接第十nmos管的栅极；所述第十nmos管的源极连接gnd。
10.优选的，所述解码输出电路包括第五pmos管和第十一nmos管，其中：所述第五pmos管的源极连接vdd电源，第五pmos管的漏极连接第十一nmos管的漏极和信号输出点，第五pmos管的栅极连接第三pmos管的栅极、第四pmos管的栅极和第六pmos管的栅极；所述第十一nmos管的源极连接gnd，第十一nmos管的栅极连接第二pmos管的漏极。
11.优选的，所述偏置电路包括第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第六pmos管、第七pmos管和第十二nmos管，其中：所述第三电阻、第四电阻、第五电阻串联在vdd电源和gnd之间，第三电阻和第四电阻之间的第一分压连接第一nmos管的栅极，第四电阻和第五电阻之间的第二分压连接第二nmos管的栅极；所述第十一电阻、第十二电阻串联在vdd电源与gnd之间，第十一电阻和第十二电阻之间产生第四分压；所述第七电阻、第八电阻、第十一电阻串联在dataa和gnd之间，第七电阻和第八电阻之间的第五分压连接第三nmos管的栅极；所述第九电阻、第十电阻、第十一电阻串联在datab和gnd之间，第九电阻和第十电阻之间的第六分压连接第四nmos管的栅极；所述第六pmos管的源极连接vdd电源，第六pmos管的漏极连接第七pmos管的源极；所述第七pmos管的漏极通过第六电阻连接第十二nmos管的漏极，第七pmos管的栅极连接第一pmos管的栅极；所述第十二nmos管的源极连接gnd，第十二nmos管的栅极连接第十二nmos管的漏极、第五nmos管的栅极和第七nmos管的栅极。
12.发明的一种用于arinc 429总线的解码电路具有以下有益效果：
13.该解码电路通过电阻对arinc 429总线信号进行分压，将分压后信号通过nmos比较器进行比较，产生解码输出，采用带源极负反馈电阻的nmos管将输入电压转换为电流，与参考电压通过带源极负反馈电阻的nmos管产生的电流进行比较，最终转换成电压输出。本发明采用常规的5v cmos工艺，实现了对arinc 429总线电平-13v～+13v电压的总线信号的解码，并且该电路结构可以抑制cmos制造工艺中pvt的变化，提高了解码电路的可靠性，解决了arinc 429总线电压直接接到cmos电路会造成器件击穿的技术问题。
附图说明
14.为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
15.图1为arinc429总线的电平示意图；
16.图2为本发明的电路结构示意图；
17.图3为本发明的电压差分输入电路和信号差分输入电路示意图；
18.图4为本发明的解码输出电路示意图；
19.图5为本发明的偏置电路示意图。
具体实施方式
20.在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
21.以下将结合附图对本发明进行详细说明。
22.如图2至图5所示，该用于arinc 429总线的解码电路，包括nmos管n1至n12、pmos管p1至p7、电阻r1至r12，电路中个元器件的连接关系如图2所示，上述电路可以划分为包括电压差分输入电路、信号差分输入电路、差分电流比较电路、解码输出电路和偏置电路，其中：电压差分输入电路用于将参考电压转换成电流信号，电压差分输入电路为带源极负反馈电阻的差分nmos输入结构；信号差分输入电路用于将输入信号转换成电流信号，信号差分输入电路为带源极负反馈电阻的差分nmos输入结构；两个差分电流信号通过差分电流比较电路进行比较、并通过解码输出电路对外输出；偏置电路用于为电路中元器件产生参考电流。
23.图中，电压差分输入电路包括第一nmos管n1、第二nmos管n2、第一电阻r1、第五nmos管n5和第六nmos管n6。信号差分输入电路包括第三nmos管n3、第四nmos管n4、第二电阻r2、第七nmos管n7和第八nmos管n8。信号差分输入电路包括第一pmos管p1、第二pmos管p2、第九nmos管n9和第十nmos管n10。解码输出电路包括第五pmos管p5和第十一nmos管n11。偏置电路包括第三电阻r3、第四电阻r4、第五电阻r5、第六电阻r6、第七电阻r7、第八电阻r8、第九电阻r9、第十电阻r10、第十一电阻r11、第十二电阻r12、第六pmos管p6、第七pmos管p7和第十二nmos管n12。
24.需要说明的是，作为电路的偏置电路用于为电路中其它元器件产生参考电流，其中：电阻r3～r5串联到vdd和gnd之间，产生参考电压va、vb；r11、r12串联到vdd和gnd之间，产生输入信号的直流偏置电压vc；电阻r7、r8串联到dataa与vc之间，产生dataa分压之后的电压，并叠加直流偏置vc后提供给输入管n3；电阻r9、r10串联到datab与vc之间，产生datab分压之后的电压，并叠加直流偏置vc后提供给输入管n4；其中，r9与r7相等，r8与r10相等；p3、p4的尺寸相等。
25.需要进一步说明的是，图中解码输出通过第十一nmos管n11和第五pmos管p5产生；电路结构中的n3的漏极、n1的漏极、p2的源极连接到p4的漏极输出；电路结构中的n2的漏极、n4的漏极、p1的源极连接到p3的漏极输出；电路结构中p1的漏极连接到n9的漏极；电路结构中p2的漏极连接到n10的漏极；电路中n5、n6、n7、n8的栅极连接到n12的栅极；电路中p1、p2的栅极连接到p7的栅极；电路中p3、p4、p5的栅极连接到p6的栅极；电路中p5的漏极和n11的漏极连接，为解码电路的输出；电路中n1、n2的栅极分别连接va、vb；电路中n3、n4的栅极分别连接vd、ve；电路中va、vb通过电阻r3、r4、r5串接到vdd和gnd之间产生；电路中vc通过电阻r12、r11串联到vdd和gnd之间产生；电路中vd通过电阻r7、r8串联接到dataa与vc中产生；电路中ve通过电阻r9、r10串联接到datab与vc中产生；电路中vbp、vbp1、vbn通过第六pmos管p6、第七pmos管p7、电阻r6、第十二nmos管n12串联到vdd与gnd之间产生；其中p6、p7、
n12的栅极分别与各自的漏极相连。
26.具体工作时，由于n1、n2的栅极电压va、vb不相等，所以，n1从p4抽取的电流in1与n2从p3中抽取的电流in2不相等，并且i1》i2；同样，n3从p4中抽取的电流in3与n4从p3中抽取的电流in4也不相等。但是，满足如下关系：
27.ip3＝ip1+in2+in4；
28.ip4＝ip2+in1+in3；
29.in10＝in9＝ip1；
30.ip3＝ip4；
31.所以，in10与ip2满足：
32.ip4-in1-in3＝ip2；
33.ip3-in2-in4＝ip1＝in10；
34.其电流差满足：
35.in10-ip2＝ip3-ip4-in2-in4+in1+in3＝(in1-in2)-(in4-in3)；
36.所以，当n1、n2中的电压差导致的电流差in1-in2大于n4、n3中的电流差时，电路输出高电平，通过n11与p5构成的输出季后，电路输出低电平。反之，当n1、n2中的电压差导致的电流差in1-in2小于n4、n3中的电流差时，电路输出低电平，通过n11与p5构成的输出季后，电路输出高电平。通过调整电阻r3、r4、r5的比值来调节电压va、vb的值，从而可以最终调整解码电路的判断阈值，实现对arinc 429总线的解码。
37.该解码电路通过电阻对arinc 429总线信号进行分压，将分压后信号通过nmos比较器进行比较，产生解码输出，采用带源极负反馈电阻的nmos管将输入电压转换为电流，与参考电压通过带源极负反馈电阻的nmos管产生的电流进行比较，最终转换成电压输出。本发明采用常规的5v cmos工艺，实现了对arinc 429总线电平-13v～+13v电压的总线信号的解码，并且该电路结构可以抑制cmos制造工艺中pvt的变化，提高了解码电路的可靠性，解决了arinc 429总线电压直接接到cmos电路会造成器件击穿的技术问题。
38.最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。