时钟生成电路、数据运算电路及芯片的制作方法

1.本实用新型实施例涉及半导体器件技术领域，尤其涉及一种时钟生成电路、数据运算电路及芯片。


背景技术：

2.时钟生成电路应用十分广泛，如电脑的时钟生成电路、电子表的时钟生成电路等等，该用于产生时钟的时钟生成电路通常还可以称为时钟生成器。现有技术中，时钟生成器的时钟宽度(占空比)是时钟源指定的，换言之，受限于时钟源信号的脉冲宽度，时钟源的固定脉冲宽度经过时钟生成器的若干级处理之后，脉冲宽度可能会发生变化，导致不能满足某些特定场景下的需求。


技术实现要素：

3.本实用新型的目的在于提出一种时钟生成电路、数据运算电路及芯片，以至少部分解决上述问题。
4.本实用新型实施例的第一方面，提供了一种时钟生成电路，时钟生成电路包括：功能电路、第一输出电路、第二输出电路以及反馈环路；
5.所述反馈环路用于根据所述功能电路的输出信号生成反馈信号；
6.所述功能电路用于根据时钟源信号生成脉冲时钟信号，基于所述反馈信号，根据所述脉冲时钟信号生成延时反馈信号，以根据所述延时反馈信号和所述时钟源信号生成所述输出信号；
7.所述第一输出电路，用于根据所述输出信号生成第一脉冲触发信号；
8.所述第二输出电路，用于根据所述输出信号生成第二脉冲触发信号，所述第一脉冲触发信号和所述第二脉冲触发信号的时间差为指定时长。
9.可选地，所述时钟生成电路应用于两级移位寄存器，所述指定时长大于等于所述两级移位寄存器中后一级移位寄存器的保持时间的时长，所述第一脉冲触发信号用于控制所述两级移位寄存器中前一级移位寄存器，所述第二脉冲触发信号用于控制所述两级移位寄存器中后一级移位寄存器。
10.可选地，所述功能电路包括：逻辑翻转模块，所述逻辑翻转模块包括串联的若干级反相器，其中最前一级反相器的输入端作为所述功能电路的第一输入端，所述若干级反相器用于对所述时钟源信号进行依次进行翻转以生成脉冲时钟信号。
11.可选地，所述功能电路还包括：延迟模块，所述延迟模块与逻辑翻转模块连接；所述延迟模块，包括选择器以及多个延迟子电路；
12.每个所述延迟子电路对应不同的延迟时间，用于基于所述反馈信号，对接收的所述脉冲时钟信号进行对应的预设时长的延迟；
13.所述选择器，用于选择延迟子电路，以使得该延迟子电路基于所述反馈信号，对所述脉冲时钟信号进行预设时长的延迟以生成延时反馈信号。
14.可选地，所述功能电路还包括：与非门模块，所述与非门模块与所述延迟模块连接，所述与非门模块分别接收所述时钟源信号和所述延时反馈信号，用于对所述时钟源信号和所述延时反馈信号进行与非逻辑处理得到所述输出信号。
15.可选地，所述逻辑翻转模块包括第一pmos晶体管、第二pmos晶体管、第三pmos晶体管、第四pmos晶体管、第五pmos晶体管、第一nmos 晶体管、第二nmos晶体管、第三nmos晶体管、第四nmos晶体管、第五nmos晶体管；
16.所述第一pmos晶体管和所述第一nmos晶体管的栅极相连，为所述功能电路的第一输入端；所述第二nmos晶体管的栅极为所述功能电路的第二输入端。
17.可选地，所述与非门模块包括第六pmos晶体管、第七pmos晶体管、第六nmos晶体管、第七nmos晶体管，所述第六pmos晶体管与所述第六nmos晶体管的栅极均与所述时钟源信号连接，所述第七nmos晶体管和所述第七pmos晶体管的栅极均与所述延时反馈信号连接，所述第六 pmos晶体管的漏极与所述第六nmos晶体管源极连接，并与所述输出端内连接，所述第七nmos晶体管的漏极接地，所述第七nmos晶体管的漏极与所述输出端连接。
18.可选地，所述第一输出电路包括级联的m级反相器，用于对所述输出信号进行奇数次翻转和对所述输出信号进行偶数次反相，以生成所述第一脉冲触发信号，m为大于等于的整数。
19.可选地，所述第二输出电路包括级联的n级反相器，用于对所述输出信号进行奇数次翻转和对所述输出信号进行偶数次反相，以生成所述第二脉冲触发信号，n为大于等于的整数，且n大于m。
20.第二方面，提供一种数据运算电路，包括互联连接的控制电路、运算电路以及时钟生成电路，所述时钟生成电路为任一实施例所述的时钟生成电路。
21.第三方面，提供一种芯片，其包括至少一个所述的数据运算电路。
22.根据本实用新型实施例提供的时钟生成电路，包括：功能电路、第一输出电路、第二输出电路以及反馈环路；所述反馈环路用于根据所述功能电路的输出信号生成反馈信号；所述功能电路用于根据所述时钟源信号生成脉冲时钟信号，基于所述反馈信号，根据所述所述脉冲时钟信号生成延时反馈信号，以根据所述延时反馈信号和所述时钟源信号生成所述输出信号；所述第一输出电路，用于根据所述输出信号生成第一脉冲触发信号；所述第二输出电路，用于根据所述输出信号生成第二脉冲触发信号，所述第一脉冲触发信号和所述第二脉冲触发信号的时间差为指定时长，从而可以生成满足特定场景需求的脉冲宽度的脉冲触发信号。
附图说明
23.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
24.图1为本实用新型实施例一提供的一种时钟生成电路的电路结构示意图。
25.图2为本实用新型实施例二提供的时钟生成电路的一种电路结构示意图。
26.图3为本技术实施例应用到两级移位寄存器的示意图。
27.图4为本实用新型实施例四提供的时钟生成电路的电路结构示意图。
28.图5a为本技术实施例延迟模块的结构示意图；
29.图5b为本技术实施例u型延时链的结构示意图；
30.图6为本实用新型实施例中数据运算单元的结构示意图。
31.图7为本实用新型实施例中芯片的结构示意图。
具体实施方式
32.下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关实用新型，而非对该实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关实用新型相关的部分。
33.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本实用新型。
34.实施例一
35.参见图1，图1为本实用新型实施例一提供的一种时钟生成电路的电路结构示意图。该时钟生成电路包括：功能电路1、第一输出电路2、第二输出电路3以及反馈环路4。
36.所述反馈环路用于根据所述功能电路1的输出信号生成反馈信号。比如，所述功能电路1的第一输入端接收时钟源信号，输出端与所述第一输出电路 2以及所述第二输出电路3连接，所述输出端并与所述功能电路1的第二输入端连接形成所述反馈环路。
37.所述功能电路1用于根据所述时钟源信号生成脉冲时钟信号，基于所述反馈信号，根据所述所述脉冲时钟信号生成延时反馈信号(如下述x)，以根据所述延时反馈信号和所述时钟源信号生成所述输出信号。
38.所述第一输出电路2，用于根据所述输出信号生成第一脉冲触发信号。
39.所述第二输出电路3，用于根据所述输出信号生成第二脉冲触发信号，第一脉冲触发信号和所述第二脉冲触发信号的时间差为指定时长。
40.在本实施例中，第一脉冲触发信号和所述第二脉冲触发信号的时间差可以为根据实际需求预先指定的时间长度，比如，当所述时钟生成电路应用于两级移位寄存器，所述第一脉冲触发信号用于控制所述两级移位寄存器中前一级移位寄存器，所述第二脉冲触发信号用于控制所述两级移位寄存器中后一级移位寄存器，所述指定时长大于等于所述两级移位寄存器中后一级移位寄存器的保持时间的时长。
41.实施例二
42.图2为本实用新型实施例二提供的时钟生成电路的一种电路结构示意图。如图2所示，所述功能电路1包括：逻辑翻转模块10、延迟模块11、与非门模块12。其中，所述逻辑翻转模块10包括串联的若干级反相器，其中最前一级反相器的输入端作为所述功能电路的第一输入端，最后一级反相器的输出端作为所述功能电路的输出端；所述若干级反相器用于对所述时钟源信号进行依次进行翻转以生成脉冲时钟信号(如下述s3)。
43.所述延迟模块11与逻辑翻转模块10连接，所述延迟模块11包括选择器以及多个延迟子电路；每个所述延迟子电路对应不同的延迟时间，用于基于所述反馈信号，对接收的所述脉冲时钟信号进行对应的预设时长的延迟生成延时反馈信号(如下述x)；所述选择器，用于根据选择的延迟子电路，以使得该延迟子电路基于所述反馈信号，对所述所述脉冲时钟信号进行预设时长的延迟以生成延时反馈信号(如下述fb)。
44.所述与非门模块12与所述延迟模块11连接，所述与非门模块12分别接收所述时钟
源信号和所述延时反馈信号，用于对所述时钟源信号和所述延时反馈信号进行与非逻辑处理得到所述输出信号(如下述out)。
45.实施例三
46.图3为本技术实施例应用到两级移位寄存器的示意图。在图3中，第一脉冲触发信号记为(ckn2，ckp2)，第二脉冲触发信号记为(ckn1，ckp1)。
47.如图3所示，其工作原理简述如下：示例性地，数据dn传入前一级移位寄存器后，在clkp1的时钟上升沿到来时，前一级移位寄存器对数据dn 进行输出；在clkp2的时钟上升沿到来时，后一级移位寄存器开始锁存前一级移位寄存器输出的数据dn，后一级移位寄存器开始锁存数据到数据锁存完成的这个时间段，如果前一级移位寄存器在该保持时间之前又将另一个数据传输至后一级移位寄存器，则有可能导致数据dn没有存入后一级移位寄存器。
48.因此，本实用新型实施例提供的时钟生成电路，基于延时反馈信号，可以产生第一脉冲触发信号和第二脉冲触发信号，第一脉冲触发信号和所述第二脉冲触发信号的时间差为指定时长，该指定时长大于等于所述两级移位寄存器中后一级移位寄存器的保持时间的时长，从而可以保证前一级移位寄存器在该保持时间之后将另一个数据传输至后一级移位寄存器能够满足移位寄存器的保持时间，进而实现数据的准确存储。
49.实施例四
50.图4为本实用新型实施例四提供的时钟生成电路的电路结构示意图。示例性地，所述时钟生成电路可以应用于两级移位寄存器，所述指定时长大于等于所述两级移位寄存器中后一级移位寄存器的保持时间的时长。
51.如图4所示，所述逻辑翻转模块10包括：第一pmos晶体管p1、第三 pmos晶体管p3、第四pmos晶体管p4，以及第一nmos晶体管n1、第三nmos晶体管n3、第四nmos晶体管n4，可以用于对所述时钟源信号进行逻辑翻转。其中，第一pmos晶体管p1、第一nmos晶体管n1构成第一级反相器，第三pmos晶体管p3与第三nmos晶体管n3构成第二级反相器，第四pmos晶体管p4与第四nmos晶体管n4构成第二级反相器，即所述逻辑翻转模块10包括三级反相器，第一级反相器的输出信号记为s1，第二级反相器的输出信号记为s2，第三级反相器的输出信号记为s3，该s3 作为逻辑翻转模块输出的脉冲时钟信号。
52.第一pmos晶体管p1、第一nmos晶体管n1的栅极均与时钟源信号 clk连接，第一pmos晶体管p1的源极连接电源，第一pmos晶体管p1 的漏极第一nmos晶体管n1的漏极连接。第三pmos晶体管p3与第三 nmos晶体管n3的栅极与s1连接，所述第三pmos晶体管p3与第三nmos 晶体管n3的漏极相互连接，所述第三nmos晶体管n3的源极接地。第四 pmos晶体管p4与第四nmos晶体管n4的栅极与s2连接，所述第四pmos 晶体管p4与第四nmos晶体管n4的漏极相互连接并与s3连接，所述第四 pmos晶体管p4的源极连接电源，所述第四nmos晶体管n4的源极接地。
53.s3经过延迟模块11处理得到的信号记为x，即x表示延时反馈信号。
54.需要说明的是，在其他实施例中，所述逻辑翻转模块10包括的反相器的级数根据应用场景确定，并不限于为三级。
55.如图4所示，所述延迟模块11包括选择器以及多个延迟子电路；选择器以及多个延迟子电路；每个所述延迟子电路对应不同的延迟时间，用于基于所述反馈信号，对接收的所
述脉冲时钟信号进行对应的预设时长的延迟以生成延时反馈信号；所述选择器，用于选择延迟子电路，以使得该延迟子电路基于所述反馈信号，对所述脉冲时钟信号进行预设时长的延迟以生成延时反馈信号。
56.图4中以4个延迟子电路(依次记为延迟1、延迟2、延迟3、延迟4) 为例，可以理解，在实际应用中，本领域技术人员可以根据需求设置任意恰当数量的延迟子电路。
57.所述与非门模块包括第六pmos晶体管p6、第七pmos晶体管p7、第六nmos晶体管n6、第七nmos晶体管n7，所述第六pmos晶体管与所述第六nmos晶体管的栅极均与所述时钟源信号连接，所述第七nmos晶体管和所述第七pmos晶体管的栅极均与所述延时反馈信号连接，所述第六 pmos晶体管的漏极与所述第六nmos晶体管源极连接，并与所述功能电路的输出端连接，所述第七nmos晶体管的源极接地，所述第七pmos晶体管的漏极与所述输出端连接。第六pmos晶体管p6和第七pmos晶体管p7 的源极与电源连接。所述第七nmos晶体管的源极接地。第七pmos晶体管n7的漏极与功能电路1的输出端连接。
58.进一步地，所述第六pmos晶体管p6和第六nmos晶体管n6的栅极连接后，并与第一pmos晶体管p1和所述第一nmos晶体管n1的栅极连接，共同作为所述功能电路1的第一输入端。
59.参见图4，反馈环路4包括反相器、下拉模块和上拉模块，所述反相器的输入端与所述功能电路的输出端连接，所述下拉模块的输入端与所述反相器的输出端连接，所述下拉模块的输出端与所述上拉模块的输入端连接，所述上拉模块的输出端与所述逻辑翻转模块10中的第二级反相器连接，具体与第三pmos晶体管p3的源极连接。
60.具体地，所述反馈环路4包括的反相器包括第八pmos晶体管p8、第八 nmos晶体管n8，第八pmos晶体管p8、第八nmos晶体管n8的栅极均与所述功能电路1的输出端连接，所述第八pmos晶体管p8的源极与电源连接，所述第八pmos晶体管p8的漏极与所述第八nmos晶体管n8的漏极连接，所述第八nmos晶体管n8的源极接地，所述反相器的输出信号记为fb，即为延时反馈信号。
61.具体地，下拉模块包括第二pmos晶体管n2，其漏极与第一nmos晶体管n1的漏极连接，其源极接地，其栅极与所述反相器(p8和n8构成) 的输出端连接，以接收反馈信号fb。
62.具体地，上拉模块包括：第二pmos晶体管p2、第五pmos晶体管p5、第五nmos晶体管n5，第五pmos晶体管p5、第五nmos晶体管n5的栅极与所述反相器(p8和n8构成)的输出端连接，以接收反馈信号fb。第五 pmos晶体管p5的源极接电源，第五nmos晶体管n5的源极接地，第五 pmos晶体管p5的漏极与所述第五nmos晶体管n5的漏极相连，且与所述第二pmos晶体管p2的栅极连接，所述第二pmos晶体管p2的源极接电源，所述第二pmos晶体管p2的漏极与所述第三pmos晶体管p3的源极连接。
63.此处，需要说明的是，上述对反馈环路4包括的反相器、下拉模块和上拉模块的具体电路结构仅仅是示例，并非唯一性限定。
64.为便于理解，下面通过更详细的实施例，对图4所示的时钟生成电路的时钟脉冲信号生成过程进行解释说明：时钟源信号clk＝0、时钟源信号clk 为上升沿信号(0
↑
1)、clk＝1分别进行说明：
65.(1)当时钟源信号clk＝0时，电路为稳定状态，此时，延迟时间已到达，延迟模块不对s3进行延迟处理：
66.时钟源信号clk＝0，第一pmos晶体管p1导通，而n1关断，此时s1 处为1，第三nmos晶体管n3导通，p3关断，s2处为0，第四pmos晶体管p4导通，n4关断，s3处为1，此时由于延迟模块11的延时时间已到达， s3不会被延迟，从而使得s3处的信号直达x，因此x＝1。
67.另外，时钟源信号clk＝0时，第六pmos晶体管p6导通，第六nmos 晶体管n6断开，而x＝1，使得第七pmos晶体管p7断开，第七nmos晶体管n7导通，out＝1，第八nmos晶体管n8导通，使得fb＝0，其中，第六pmos晶体管p6、第六nmos晶体管n6、第七pmos晶体管p7、第七 nmos晶体管n7相当于构成了一个与非门。
68.另外，由于fb＝0，保证了第二nmos晶体管n2断开(相当于下拉模块断开，不起下拉效果)，第五nmos晶体管n5断开且第二pmos晶体管 p2断开(相当于上拉模块断开，不起上拉效果)，从而使得clk相当于直接经过了三级反相处理(p1和n1构成第一级反相以生成s1处的信号，此时为1，p3和n3构成第二级反相以生成s2处的信号，此时为0，p4和n4 构成第三季反相以生成s3处的信号，此时为1)，从而生成out，此时为1。
69.由于out＝1，此时，经过第一输出电路2处理后，ckn2＝1，ckp2＝0；经过第二输出电路3处理后，ckn1＝1，ckp1＝0。
70.(2)时钟源信号clk为上升沿信号(0
↑
1)时，延迟模块对s3进行延迟处理，实现了在未到达延迟时间，x保持为1，使得out生成下降沿：
71.时钟源信号clk为上升沿信号(0
↑
1)时，第六pmos晶体管p6断开，第六nmos晶体管n6导通，但是，由于out保持为1，n8导通，从而使得fb保持为0，进而n2、n5、p2保持断开，从而使得s1保持为1、s2 保持0，s3保持为1，相当于ckl为上升沿信号时，不会引起s1、s2、s3 发生变化，进而不会使得x发生变化，即保证了x保持为1，进而保证了 out保持为1。
72.由于x保持为1，同时clk为上升沿信号，经过第六pmos晶体管p6、第六nmos晶体管、第七pmos晶体管p7、第七nmos晶体管n7构成的与非门处理后，使得out发生翻转。out的翻转，此时，经过第一输出电路2处理后，ckn2
↓
(即生成下降沿)，ckp2
↑
(即生成上升沿)；经过第二输出电路3处理后，使得ckn1
↓
(即生成下降沿)，ckp1
↑
(即生成上升沿)。
73.(3)时钟源信号clk＝1时：
74.如前所述，由于out发生翻转至out＝0，此时，p8导通，使得fb
↑
，当时钟源信号clk＝1时，fb
↑
至fb＝1；
75.fb＝1，保证了n2导通(下拉模块导通，起下拉效果)，n5导通且p2 也导通(上拉模块导通，起上拉效果)，从而导致s1发生翻转(符号记为
↓
)至s1＝0，s2发生翻转变(符号记为
↑
)至s2＝1，s3发生翻转(符号记为
↓
)至s3＝0，相当于ckl为上升沿信号时，引起s1、s2、s3发生变化。
76.由于out＝0，经过第一输出电路2处理后，ckn2＝0，ckp2＝1；经过第二输出电路3处理后，使得ckn1＝0，ckp1＝1。
77.当到达延迟时间后，s3＝0，使得x从1变为0，由于预设时长小于所述时钟源信号脉冲宽度对应的时长，因此，此时clk仍然保持为1，从而经过与非门处理后，out形成上升沿直至out＝1。
78.当out＝1，p8导通，从而使得fb重新变为0，重新使得第二nmos 晶体管n2断开，第五nmos晶体管n5断开，第二pmos晶体管p2断开。
79.当clk翻转为0时，类似上述(1)的情形，s1
↑
直至为1，s2
↓
直至 0；s2
↑
使得第四nmos
管n4导通，第四pmos管p4断开，s3
↓
直至0，从而保证了使得out＝1，进一步使得ckn2
↑
(即生成上升沿)至1，ckp2
ꢀ↓
(即生成下降沿)至0，ckn1
↑
(即生成上升沿)至1，ckp1
↓
(即生成下降沿)至0，从而重新进入稳定状态。
80.参见电路图4，所述第一输出电路2可以包括第一反相器和第二反相器，经过所述第一反相器和所述第二反相器输出的两个时钟脉冲信号相位相反，所述第二输出电路3包括四个串联的反相器，第二输出电路3也可以输出相位相反的ckn1和ckp1。可以经过第一输出电路2中的反相器对功能电路输出的out处的信号(同fb处的信号)进行第一时长的延迟，然后输出第一时钟脉冲信号ckp2；可以经过第二输出电路3中的反相器，对功能电路输出的out处的信号进行第二时长的延迟，输出第二时钟脉冲信号ckp1。在本实施例中，第一时长和第二时长的时差大于等于图4所示的两级移位寄存器中后一级移位寄存器的保持时间的时长。
81.可以理解，电路电路中包含的反相器越多，则表明延时越长；在本实施例中或者图4中，以第二输出电路3的延长时长(第二时长)大于第一输出电路2 的延长时长(第一时长)为例。
82.在本实施例的应用场景中，即可以应用于图3所示的两级移位寄存器，此时可以将所述第二时长与所述第一时长的时间差，设置为大于等于图3所示两级移位寄存器中后一级移位寄存器的保持时间的时长时，进而可以将 ckp2输入后一级移位寄存器，将ckp1输入前一级移位寄存器，以确保后一级移位寄存器的当前数据锁存完成后，下一个数据再输入进来，保证了当前数据的准确存储。应当理解，第二输出电路3和第一输出电路2的延迟时长差还可以大于两级移位寄存器中后一级移位寄存器的保持时间的时长。
83.5a为本技术实施例延迟模块的结构示意图；请参阅5a，可选地，在一种具体地实施方式中，延迟模块包括链套的若干级u型延时链，每级u型延时链包括选择器和延迟选择开关(又称之延迟器)，所述选择器用于控制当前级u型延时链的延时时长或者下一级u型延时链的延时时长，以将所述若干级u型延时链逐个开启形成具有不同延迟时间的延迟链以使用不同的延迟器对s3进行不同延迟时间的延迟。
84.5b为本技术实施例u型延时链的结构示意图；请参阅5b，可选地，在一种具体地实施方式中，延迟链的结构可以包括：n+1个延迟选择开关(delaymux，又称之为延迟器)，一个延迟选择开关参与形成一级u型延时链，n为大于等于1的整数，该n+1个延迟选择开关形成n+1级u型延时链，另外，一级u型延时链还包括选择器用于产生选通信号，每个延迟选择开关在对应选通信号的控制下进行工作或者暂停工作。具体地，n+1个延迟选择开关各自对应的选通信号依次为en(0)、en(1)......en(n-1)、en(n)。当en(i)＝1时，0≤i≤y，对应的延迟选择开关有效，可以起到延迟的作用，同时en(0)-en(i-1)对应的延迟选择开关也有效；否则，当en＝0时，对应的延迟选择开关不工作，不起延迟的作用。当en＝1，表示该级u型延时链串通，in就会到out_ext中，而out_ext实际上是接下一级u型延时链的in，这样延时电路就相当于经过两级延时电路，即延时2倍。
85.en(0)、en(1)......en(n-1)、en(n)具体由选择器产生，选择器具体对译码器产生的热码(又称之为one hot)进行逻辑运算，从而产生 en(0)、en(1)......en(n-1)、en(n)。具体的原理为：当en[i]＝1 的时候，又控制电路保证en[x]＝1(0《＝x《i)，同时由于en[n]是一个一位热码结构，且en[y]＝0(i《y《n)，因此，假设en[i]＝1选通，对选通级以及选通之
前级en[x](x《i)，out都会由in_ext串通，从而形成u型回路链的返回通路，而en[i+1]＝0，in-delaycell-and2-out形成折返回路，同时out_ext＝0,对en[y]＝0(y》i+1)级，因为in＝0，所有输出节点都变成0，也因此en[i+1]级的in_ext＝0，从而使得out＝and2的输出，即形成u型回路。
[0086]
假设每个延迟选择开关的延时均为50ps/级，即对应的延迟时间为50ps。
[0087]
比如，以en[0]＝1，en[1]＝1，en[2]＝0为例，由于en[2]＝0，因此，第三级u型延时链为此次延时的最后一级延时，延迟的时间为为150ps；以此类推，en(0:n-1)＝1,en(n)＝0时，第n级u型延时链为此次延时的最后一级延时，延迟的时间为(n+1)*50ps。
[0088]
在5b中，in端用于接收第二输出信号，out端用于输出延时信号。
[0089]
请参阅5b，可选地，在一种具体地实施方式中，延迟选择开关(delay mux) 的结构，其包括：延迟电路(delay cell)、两个与门(and1、and2)、一个或门、一个非门，这些逻辑电路结构件的连接关系具体参见5b所示，其整体上构成一个u型结构。而其中，延迟电路具体可以包括：缓冲器和复用器，缓冲器用于缓冲s3，并通过复用器输出到两个与门的输入端，包括将s3中的低电平或者高电平输入通过复用器输出到两个与门的输入端，以经过工作的多个或者一个延迟选择开关进行延迟处理，以对s3进行延迟处理。
[0090]
结合5b、5b，对en[0]＝1，en[1]＝1，en[2]＝0时，使得延迟时间为150ps 的原理详细说明如下：
[0091]
en[2]＝0,en[1]＝1,en[0]＝1时候，就会发生s3从en[0]使能的u型延时链传过被延迟50ps，再到en[1]使能的u型延时链电路，再从en[1]使能的u型延时链电路传过，到en[2]电路，在en[2]使能的u型延时链进行经过其中间的与门(and2)，再经过或门处理后，反向返回，经过en[2]使能的u型延时链的out，传过en[1]使能的u型延时链的out，传过en[0]使能的u型延时链的out，最后传至输出。
[0092]
参见上述5b，在上述过程中，en[0]＝1，其对应的u型延时链中，非门的输出为0，则and2的输出为0，and1的输出为1，即s3输入到en[1]对应的u型延时链的in端，但此时，and2的输出为0时，且in_ext为0，则，或门的输出为0；en[1]＝1，其对应的u型延时链中，非门的输出为0，则and2 的输出为0，and1的输出为1，但此时，in_ext也为0，则，或门的输出为0； en[2]＝0，其对应的u型延时链中，非门的输出为1，则and2的输出为1，and1 的输出为0，即延迟后的s3不会输入到en[3]对应的u型延时链；但此时，或门相当于缓冲器，从而使得out＝and2。en[2]对应的u型延时链的输出为1，依次输入到en[1]、en[0]对应的u型延时链的输出out。参见上述过程，在每个u型延时链中，由于存在一个延迟电路，均会对s3延迟50ps，因此，通过上述en[0]、en[1]、en[2]对应的u型延时链共计就会被延迟3次，共计3*50ps＝150ps。
[0093]
本实用新型实施例中的时钟生成电路，示例性地，功能电路1接收到时钟源信号的上升沿信号后，通过一条支路翻转后输出，然后经过第一输出电路和/或第二输出电路翻转后作为新生成的时钟脉冲信号的上升沿，并通过反馈环路4将该翻转的下降沿信号输入功能电路1，以启动延迟模块11进行预设时长的延迟(其中，预设时长小于所述时钟源信号脉冲宽度对应的时长)，然后功能电路1基于反馈信号，利用与非门模块12对时钟源信号和所述延时反馈信号进行与非逻辑运算，从而实现所述时钟源信号进行后沿切沿操作，得到新生成的时钟脉冲信号的下降沿，进而得到新的时钟脉冲信号。也就是说，新生成的时钟脉冲
信号的脉冲宽度可以通过延迟子电路预先设定，进而能够得到任意小于时钟源信号的脉冲宽度的时钟脉冲信号，进一步地，当第一输出电路2的延迟时长小于第二输出电路3的延迟时长，且两者时间差大于等于图4所示两级移位寄存器中后一级移位寄存器的保持时间的时长时，能够确保后一级移位寄存器的当前数据锁存完成后，下一个数据再输入进来，从而确保了当前数据的准确存储。即，可以生成满足特定场景需求的脉冲宽度的时钟信号。
[0094]
本实用新型实施例中提供的时钟生成电路，可作为一种定制化的标准电路，例如可作为时钟信号生成器，为需要脉冲信号的场景提供时钟脉冲信号，如：可以作为脉冲锁存器的时钟生成器、移位寄存器的错位时钟生成器、多向不交叠时钟生成器等。再例如：可以作为cpu/cpu中的时钟生成电路，用于超大规模计算场景下的时钟脉冲信号的生成；也可以作为ai(artificialintelligence，人工智能)芯片中的时钟生成电路，用于高密度计算场景下的时钟脉冲信号的生成；还可以作为soc(system on chip，系统级芯片) /fpga(field programmable gate array，现场可编程门阵列)等系统级的时钟生成电路，用于低功耗计算等场景下的时钟脉冲信号的生成。
[0095]
本实用新型实施例还提供一种数据运算单元，图6为本实用新型实施例中数据运算单元的结构示意图。如图6所示，数据运算单元500包括控制电路501、运算电路502以及多个时钟电路503。控制电路501对时钟电路503 进行控制，以使得时钟电路503生成预设脉冲宽度的时钟脉冲信号，运算电路502根据时钟脉冲信号对数据进行运算处理。其中，时钟电路503为上述任一实施例中的时钟电路。
[0096]
本实用新型实施例还提供一种芯片，图7为本实用新型实施例中芯片的结构示意图。如图7所示，芯片600包括控制单元601，以及一个或多个数据运算单元500。控制单元601向数据运算单元500输入数据并将数据运算单元500输出的数据进行处理。
[0097]
本实用新型实施例还提供一种电子终端，其包括至少一个如本技术实施例所述的芯片。
[0098]
在本公开的各种实施方式中所使用的表述“第一”、“第二”、“第一”或“第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅配置为将元件与其它元件区分开的目的。例如，第一用户设备和第二用户设备表示不同的用户设备，虽然两者均是用户设备。例如，在不背离本公开的范围的前提下，第一元件可称作第二元件，类似地，第二元件可称作第一元件。
[0099]
当一个元件(例如，第一元件)称为与另一元件(例如，第二元件)“(可操作地或可通信地)联接”或“(可操作地或可通信地)联接至”另一元件(例如，第二元件)或“连接至”另一元件(例如，第二元件)时，应理解为该一个元件直接连接至该另一元件或者该一个元件经由又一个元件(例如，第三元件)间接连接至该另一个元件。相反，可理解，当元件(例如，第一元件)称为“直接连接”或“直接联接”至另一元件(第二元件)时，则没有元件(例如，第三元件)插入在这两者之间。
[0100]
以上描述仅为本技术的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的实用新型范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述实用新型构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。