基于虚拟金属电阻的高速全并行模数转换器的制作方法

本发明涉及模拟集成电路，具体涉及一种基于虚拟金属电阻的高速全并行模数转换器。

背景技术：

1、在现代通信领域中，数字信号处理技术飞速发展，在信号处理领域，占据了很大比重。而模数转换器作为模拟信号和数字信号之间的纽带，是模拟集成领域非常关键的模块，它的整体性能将直接影响后端数字模块的应用,因此模数转换器的发展越来越成为制约信号处理能力的瓶颈。模数转换器根据速度和精度分为许多类型，其中非常重要的一个领域是全并行模数转换器，其速度最快，延迟小，在高速低延迟领域有广泛应用。

2、传统的高速全并行模数转换器的结构较为复杂，其整体结构主要分为电阻分压网络、采样保持电路、比较器模块及编码模块等，n位精度全并行模数转换器基本工作原理如下：参考电压vref被2n个电阻等分成vref/2n，模拟输入端电压vin由采保电路量化后与2n-1个参考电压相比较，得出2n-1个数字码，经过编码后得到n位数字输出。其中，n为大于等于2的整数。

3、但是，这种结构的模数转换器存在以下问题：

4、1)、在低精度时，该结构设计简单，可以得到很好的输出性能。随着精度n增加，需要2n-1个比较器及2n个电阻，所需比较器和电阻个数急剧增加，从而导致芯片面积和整体功耗有较大增加。

5、2)、在参考电阻串分压时，当选取电阻串阻值较大时，模拟高频输入信号会通过比较器输入对管的寄生电容耦合到参考电阻阶梯，从而产生馈通效应，使得参考电压发生偏差；且随着电阻数量增加，低阻值电阻匹配度的差异也会使得参考电压发生偏差，从而导致量化的非线性增加，精度难以提升。

6、3)、在高速条件下，输入信号频率太高，需要采样保持电路对输入信号进行量化，增加了输入时钟到输出数据的延迟时间，限制了其在低延迟高精度条件下的使用。

7、因此，目前亟需一种能有效解决电路规模功耗随分辨率增加过大、分压电阻网络精度较低且在高速采样率下延时较长的高速全并行模数转换技术方案。

技术实现思路

1、针对以上传统全并行模数转换器存在的缺点，本发明基于互补双极工艺，提供了一种基于虚拟金属电阻的高速全并行模数转换器，主要目的在于解决电路规模和功耗随分辨率增加过大，分压电阻网络精度较低的问题，且实现电路高速采样率下低延时的设计。

2、为实现上述目的及其他相关目的，本发明提供的技术方案如下。

3、一种基于虚拟金属电阻的高速全并行模数转换器，包括：

4、分压电阻模块，接初始参考电压并对所述初始参考电压进行分压处理，得到2(n-1)个备用参考电压；

5、内插型比较模块，接输入电压与2(n-1)个所述备用参考电压，将所述输入电压与2(n-1)个所述备用参考电压分别进行放大比较，得到2(n-1)个差分信号，再对2(n-1)个所述差分信号进行翻转锁存，得到2n个温度计码；

6、编码模块，接收2n个所述温度计码，将2n个所述温度计码转换为n位格雷码，再将n位所述格雷码转换为n位二进制码；

7、锁存输出模块，接收n位所述二进制码，对n位所述二进制码进行锁存延时输出；

8、其中，n为大于等于3的整数。

9、可选地，所述分压电阻模块包括2(n-1)-1个等值电阻，第一个所述等值电阻的一端接所述初始参考电压的正端，第一个所述等值电阻的另一端经依次串接的其他所述等值电阻后接所述初始参考电压的负端，相邻两个所述等值电阻的公共端输出一个所述备用参考电压，所述初始参考电压的正端及所述初始参考电压的负端分别输出一个所述备用参考电压。

10、可选地，所述等值电阻为基于金属布线层结构的虚拟金属电阻，2(n-1)-1个所述等值电阻的金属布线层结构依次串联并设置在衬底上。

11、可选地，所述金属布线层结包括第一固定金属线、m段第二固定金属线及可选连接金属线，所述第一固定金属线沿着第一方向设置在所述衬底上，m-1段所述第二固定金属线沿着第二方向的正方向延伸且沿着所述第一方向并排设置在所述衬底上，一段所述第二固定金属线沿着所述第二方向的负方向延伸并设置在所述衬底上，相邻两段所述第二固定金属线通过沿着所述第一方向设置的连接金属线相接，所述可选连接金属线的一端接所述第一固定金属线，所述可选连接金属线的另一端接任意一段沿着所述第二方向的正方向延伸的所述第二固定金属线，其中，在所述衬底的设置表面上，所述第一方向垂直于所述第二方向，m为大于等于2的整数。

12、可选地，所述内插型比较模块包括预放大比较单元和锁存单元，所述预放大比较单元包括2(n-1)个预放大比较器，所述锁存单元包括2n+1个锁存器，2(n-1)个所述预放大比较器的反相输入端分别接所述输入电压，2(n-1)个所述预放大比较器的同相输入端与2(n-1)个所述备用参考电压一一对应连接，每个所述预放大比较器的输出端输出一个所述差分信号；第1个所述锁存器的第一输入端置零，第1个所述锁存器的第二输入端接第1个所述差分信号的负端，第2i个所述锁存器的第一输入端接第i个所述差分信号的正端，第2i个所述锁存器的第二输入端接第i个所述差分信号的负端，第2j+1个所述锁存器的第一输入端接第j个所述差分信号的正端，第2j+1个所述锁存器的第二输入端接第j+1个所述差分信号的负端，第2n+1个所述锁存器的第一输入端第2(n-1)个所述差分信号的负端，第2n+1个所述锁存器的第二输入端置一；第1个所述锁存器的第二输出端与第2个所述锁存器的第一输出端配合输出第1个所述温度计码，第2j个所述锁存器的第二输出端与第2j+1个所述锁存器的第一输出端配合输出第2j个所述温度计码，第2j+1个所述锁存器的第二输出端与第2j+2个所述锁存器的第一输出端配合输出第2j+1个所述温度计码，第2n个所述锁存器的第二输出端与第2n+1个所述锁存器的第一输出端配合输出第2n个所述温度计码；其中，i为1～2(n-1)的整数，j为1～2(n-1)-1的整数。

13、可选地，所述编码模块包括：

14、预编码单元，接收2n个所述温度计码，将2n个所述温度计码转换为n位格雷码；

15、锁存异或编码单元，接收n位所述格雷码，将n位所述格雷码转换为n位二进制码。

16、可选地，所述预编码单元包括2n-1个逻辑与门及或运算逻辑阵列，第k个所述逻辑与门的第一输入端接第k个所述温度计码的正端，第k个所述逻辑与门的第二输入端接第k+1个所述温度计码的负端，第k个所述逻辑与门的输出端输出一个中间码，所述或运算逻辑阵列的2n个输入端与2n-1个所述逻辑与门的输出端及第2n个所述温度计码的正端一一对应连接，所述或运算逻辑阵列按照格雷码格式对2n-1个所述中间码及第2n个所述温度计码的正端进行或运算，得到并在所述或运算逻辑阵列的输出端输出n位所述格雷码，其中，k为1～2n-1的整数。

17、可选地，所述锁存异或编码单元包括：

18、n个第一触发器，n个所述第一触发器的数据输入端与n位所述格雷码一一对应连接，n个所述第一触发器的时钟输入端分别接触发控制时钟；

19、n个逻辑异或门，第q个所述逻辑异或门的第一输入端接第q个所述第一触发器的数据输出正端，第q个所述逻辑异或门的第二输入端接第q+1个所述逻辑异或门的输出端，第n个所述逻辑异或门的第一输入端接第n个所述第一触发器的数据输出正端，第n个所述逻辑异或门的第二输入端置零，每个所述逻辑异或门的输出端输出一位所述二进制码，其中，q为1～n-1的整数。

20、可选地，所述锁存异或编码单元还包括：

21、反相器，接初始时钟，并对所述初始时钟进行反相处理，得到所述触发控制时钟。

22、可选地，所述锁存输出模块包括n个第二触发器，n个所述第二触发器的数据输入端与n位所述二进制码一一对应连接，n个所述第二触发器的时钟输入端分别接所述初始时钟，n个所述第二触发器对n位所述二进制码进行锁存延时输出。

23、如上所述，本发明提供的基于虚拟金属电阻的高速全并行模数转换器，至少具有以下有益效果：

24、在内插型比较模块中，先进行放大比较再进行翻转锁存，得到2n个温度计码仅需要2(n-1)个备用参考电压，在进行电阻分压时，与传统结构相比，仅需要一半的参考电阻和预放大比较器，在不增加比较器数目的情况下，减小了电路规模和功耗；在编码模块中，先将温度计码转换为格雷码，再将格雷码转换为二进制码，相比于直接输出二进制码，采用格雷码进行中间转换，可以减少因比较器误差导致温度计码发生突变产生尖峰的情况，抑制火花码的存在，保证输出信号“0”和“1”的稳定翻转；结合内插型比较模块、编码模块及锁存输出模块，对输入的模拟信号直接进行量化编码，而非先对模拟信号进行采样处理，从而减小了数据输出延迟，实现了低延迟设计。