一种基于加固技术的抗四节点翻转latch锁存器电路、模块

本发明涉及集成电路设计，更具体的，涉及一种基于加固技术的抗四节点翻转latch锁存器电路(可简称为qnurdl latch)，以及基于该抗四节点翻转latch锁存器电路封装的模块。

背景技术：

1、随着世界科技水平的进步以及各国航天事业的蓬勃发展，航天器在轨工作时间也随之增长。外太空的环境与地球大不相同，最主要的是外太空没有大气层的保护，航天器长期暴漏在各种射线辐射的环境下工作，会影响其电子设备中的电子芯片，使其发生一些反应，从而改变其工作状态。

2、辐射环境是航天器正常工作面临最大的威胁，其中辐射环境引起的单粒子翻转(single event upset，seu)是航天器发生故障的最大原因。然而，在高度集成的纳米cmos技术中，由于电荷共享，高能撞击粒子可以同时改变相邻的双节点甚至三节点的逻辑状态，导致多节点翻转(mnu)，包括双节点翻转(dnu)、三节点翻转(tnu)以及四节点翻转(qnu)。

3、为了提高单元抵抗多节点翻转的能力，现有技术中主要包括以下几种方案：

4、1)如图1所示的以c单元为基础的结构单元(简称为lctnurl latch)，共有12个节点，并以不同c单元之间进行互锁的方式，提高了电路的抗辐射性能，该结构具有抗三节点翻转能力，该电路所用的管子数量相对较少，所以功耗较低。但并未采用快速数据通道来降低传输延时，所以该电路延迟较大，且该电路不具备抗四节点翻转能力。

5、2)如图2所示的以反相器为基础的结构单元(简称为lctnut latch)共有11个节点，并以不同反相器之间进行互锁的方式，提高了电路的抗辐射性能，该结构具有抗三节点翻转能力，该电路所用的管子数量相对较少，所以功耗较低，而且该电路采用传输门来降低传输延时，所以该电路延迟较小。虽然该电路性能都较优越，但不具备抗四节点翻转的能力。

6、3)如图3所示的以c单元为基础的结构单元(简称为sclcrl latch)，该结构共有14个节点，并以不同c单元之间进行互锁的方式，提高了电路的抗辐射性能，该结构具有抗三节点翻转能力，该电路所用的管子数量相对较少，所以功耗较低，并且本结构采用快速数据通道来降低传输延时，所以该电路延迟相比于图1的电路会小一些，但同样该电路不具备抗四节点翻转能力。

7、4)如图4所示的以c单元为基础的结构单元(简称为lsedut latch)，该结构采用c单元与反相器相互连接的方式，进行节点的抗性性能提升，最终通过多级输入的c单元进行输出，该电路采用传输门降低电路的延迟，以及采用时钟控制的c单元与反相器，减小在透明模式下，管子内部存储数据的竞争。虽然该电路具有较小的延迟，且具备四节点翻转的抗性，但是该电路所用管子较多，功耗较大。

技术实现思路

1、基于此，有必要针对现有的锁存器不能在抗节点翻转能力、功耗指标、面积开销、延迟指标达到较佳匹配的问题，提供一种基于加固技术的抗四节点翻转latch锁存器电路、模块。

2、本发明采用以下技术方案实现：

3、第一方面，本发明提供了一种基于加固技术的抗四节点翻转latch锁存器电路，包括上拉管部、下拉管部、反相器一、反相器二、传输管部、c单元部、传输门。

4、上拉管部包括18个pmos晶体管p1～p12、p14、p15、p18、p19、p22、p23，用于上拉存储节点x0～x11。下拉管部包括6个pmos管p13、p16、p17、p20、p21、p24和12个nmos管n1～n12，用于下拉存储节点x0～x11。其中，x0、x3、x4、x7、x8、x11均被pmos晶体管包围，形成极性加固；p2和p14、p3和p15、p6和p18、p7和p19、p10和p22、p11和p23形成源隔离加固。

5、反相器一包括1个nmos晶体管n39、1个pmos晶体管p39，用于将输入信号d反相为反输入信号dn。反相器二包括1个nmos晶体管n40、1个pmos晶体管p40，用于将时钟信号clk反相为反时钟信号clkb。

6、传输管部包括12个nmos晶体管n13～n24，均连接clk。其中，x0、x2、x4、x6、x8、x10对应通过n13、n15、n17、n19、n21、n23与d相连，x1、x3、x5、x7、x9、x11对应通过n14、n16、n18、n20、n22、n24与dn相连。

7、c单元部包括c单元一、c单元二、c单元三、c单元四、c单元五、c单元六。c单元一包括2个pmos晶体管p25、p26、2个nmos晶体管n25、n26，用于依据x3、x5输出中间信号x12。c单元二包括2个pmos晶体管p27、p28、2个nmos晶体管n27、n28，用于依据x7、x9输出中间信号x13。c单元三包括2个pmos晶体管p29、p30、2个nmos晶体管n29、n30，用于依据x11、x1输出中间信号x14。c单元四包括2个pmos晶体管p31、p32、2个nmos晶体管n31、n32，用于依据x12、x13输出中间信号x15。c单元五包括2个pmos晶体管p33、p34、2个nmos晶体管n33、n34，用于依据x13、x14输出中间信号x16。c单元六包括3个pmos晶体管p35～p37、3个nmos晶体管n35～n37，用于依据x15、x16、clk、clkb输出输出信号q。

8、传输门包括1个nmos晶体管n38、1个pmos晶体管p38，用于依据clk进行打开或关闭。clk＝1时，传输门打开，抗四节点翻转latch锁存器电路为透明模式，d经过传输门直接输出q。clk＝0时，传输门关闭，抗四节点翻转latch锁存器电路为保持模式，d、dn对应存入x0、x1、x2、x3、x4、x5、x6、x7、x8、x9、x10、x11，并经过c单元部输出q。

9、该种基于加固技术的抗四节点翻转latch锁存器电路的实现根据本公开的实施例的方法或过程。

10、第二方面，本发明公开了一种抗四节点翻转latch锁存器模块，采用如第一方面公开的抗四节点翻转latch锁存器电路封装而成。

11、该种抗四节点翻转latch锁存器模块的实现根据本公开的实施例的方法或过程。

12、与现有技术相比，本发明具备如下有益效果：

13、1，本发明的电路具备完全的抗snu、dnu、tnu、qnu能力，并有较低的延迟、较低的功耗以及较小的面积。

14、2，本发明的存储节点x0、x3、x4、x7、x8、x11均由pmos晶体管包围，形成极性加固，这样即使空间粒子轰击敏感节点pmos管，在x0、x3、x4、x7、x8、x11上仅产生“1-1”和“0-1”的正向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，有效避免x0、x3、x4、x7、x8、x11发生翻转。

15、3，本发明使用了源隔离技术，使存储节点x1、x2、x5、x6、x9、x10也仅产生“1-0”和“0-0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性；若是其他非关键节点受到粒子的轰击，那么整个电路更加不易受到影响。

16、4，本发明构建了多级输入的c单元部，有效提高电路的抗辐射性能；当输入相同时，相当于反相器，输出为输入的反相；输入不相同时，输出保持上一个值不变，可在多节点受到轰击时配合作用保证q的正确输出。