半导体器件的制作方法

本公开的示例实施例涉及半导体器件。更具体地，本公开的示例实施例涉及dram器件。

背景技术：

1、在dram器件中，为了将位线结构电连接到有源图案，形成开口以暴露有源图案的上表面，通过开口将杂质掺杂到有源图案的上部，并在开口中形成导电图案。

2、然而，随着dram器件的集成度增加，有源图案的面积减少，因此杂质可能不会通过开口高度掺杂到有源图案的上部。

技术实现思路

1、示例实施例提供了具有改进特性的半导体器件。

2、根据本发明构思的示例实施例，一种半导体器件可以包括：衬底，所述衬底包括有源图案，所述有源图案包括位于所述有源图案的上部的杂质区域，所述杂质区域包括杂质；导电填充图案，所述导电填充图案位于所述杂质区域上；第一间隔物和第二间隔物，所述第一间隔物和所述第二间隔物在第一水平方向上堆叠在所述导电填充图案的侧壁上，所述第一水平方向平行于所述衬底的上表面；以及位线结构，所述位线结构位于所述导电填充图案上。所述第一间隔物可以包括包含所述杂质的绝缘材料。

3、根据本发明构思的示例实施例，一种半导体器件可以包括：衬底，所述衬底包括有源图案，所述有源图案在垂直方向上从所述衬底的上表面突出，所述垂直方向垂直于所述衬底的所述上表面；隔离图案，所述隔离图案覆盖所述有源图案的侧壁；导电填充图案，所述导电填充图案位于所述有源图案上，在所述有源图案的上部的杂质区域位于所述导电填充图案的下方，所述导电填充图案包括金属，所述杂质区域包括n型杂质；间隔物结构，所述间隔物结构位于所述导电填充图案的侧壁上，所述间隔物结构包括包含所述n型杂质的绝缘材料；以及位线结构，所述位线结构位于所述导电填充图案上。

4、根据本发明构思的示例实施例，一种半导体器件可以包括：衬底，所述衬底包括有源图案，所述有源图案在垂直方向上从所述衬底的上表面突出，所述垂直方向垂直于所述衬底的所述上表面；隔离图案，所述隔离图案覆盖所述有源图案的侧壁；欧姆接触图案，所述欧姆接触图案位于所述有源图案的中央部分上，在所述有源图案的上部的杂质区域位于所述欧姆接触图案下方，所述杂质区域包括n型杂质；导电填充图案，所述导电填充图案位于所述欧姆接触图案上；间隔物结构，所述间隔物结构位于所述导电填充图案的侧壁上；位线结构，所述位线结构位于所述导电填充图案上；导电焊盘结构，所述导电焊盘结构位于所述有源图案的相对端部中的每个端部上，所述导电焊盘结构在水平方向上与所述导电填充图案的至少一部分交叠，所述水平方向平行于所述衬底的所述上表面；接触插塞结构，所述接触插塞结构位于所述导电焊盘结构上；以及电容器，所述电容器位于所述导电焊盘结构上。所述间隔物结构可以包括包含所述n型杂质的绝缘材料。

5、在根据示例实施例的一种制造半导体器件的方法中，可以形成开口以暴露有源图案的上表面，可以在所述开口的底部和侧壁上形成包括包含杂质的绝缘材料的间隔物层；并且可以执行热处理工艺，使得所述间隔物层中包括的所述杂质可以扩散到所述有源图案的上部以形成具有高杂质浓度的杂质区域。因此，在形成所述杂质区域之前或之后可以不执行清洁工艺，从而可以限制和/或防止由于所述清洁工艺而导致的与所述有源图案相邻的隔离图案的一部分的损坏。因此，可以减少或防止通过所述隔离图案的漏电流或电短路。

技术特征：

1.一种半导体器件，所述半导体器件包括：

2.根据权利要求1所述的半导体器件，其中，

3.根据权利要求1所述的半导体器件，其中，所述第二间隔物包括低k电介质材料或氮化硅。

4.根据权利要求1所述的半导体器件，所述半导体器件还包括：

5.根据权利要求4所述的半导体器件，其中，

6.根据权利要求5所述的半导体器件，其中，所述欧姆接触图案包括所述第一导电图案中包括的所述金属的硅化物。

7.根据权利要求1所述的半导体器件，其中，

8.根据权利要求7所述的半导体器件，所述半导体器件还包括：

9.根据权利要求8所述的半导体器件，所述半导体器件还包括：

10.根据权利要求1所述的半导体器件，其中，

11.一种半导体器件，所述半导体器件包括：

12.根据权利要求11所述的半导体器件，其中，

13.根据权利要求11所述的半导体器件，其中，

14.根据权利要求13所述的半导体器件，其中，所述第二间隔物包括低k电介质材料或氮化硅。

15.根据权利要求11所述的半导体器件，所述半导体器件还包括：

16.根据权利要求15所述的半导体器件，其中，

17.根据权利要求16所述的半导体器件，其中，所述欧姆接触图案包括所述第一导电图案中包括的所述金属的硅化物。

18.一种半导体器件，所述半导体器件包括：

19.根据权利要求18所述的半导体器件，其中，

20.根据权利要求18所述的半导体器件，其中，

技术总结
一种半导体器件可以包括：衬底，所述衬底包括有源图案；导电填充图案，所述导电填充图案位于所述有源图案的上部的杂质区域上；第一间隔物和第二间隔物，所述第一间隔物和所述第二间隔物在水平方向上堆叠在所述导电填充图案的侧壁上；以及位线结构，所述位线结构位于所述导电填充图案上。所述杂质区域可以包括杂质。所述水平方向可以平行于所述衬底的上表面。所述第一间隔物可以包括包含所述杂质的绝缘材料。

技术研发人员：南大镇,李宝廪,李公洙,张星旭
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/2/25