半导体器件及其制造方法与流程

实施方式涉及半导体器件及其制造方法，更具体地，涉及包括单元电容器的半导体器件及其制造方法。

背景技术：

1、在半导体器件的缩小过程中，用于实施半导体器件的单个精细电路图案的尺寸进一步减小。此外，随着单个微电路图案尺寸的减小，由于单元阵列区内部和外围区域之间图案密度的差异，制造过程的难度可能增加。

技术实现思路

1、根据实施方式的一方面，提供了一种半导体器件，包括具有单元阵列区和外围电路区的衬底，并包括限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区、设置在衬底的单元阵列区中并在第一方向上延伸的多条位线、多个单元焊盘结构、以及外围电路栅电极，多个单元焊盘结构设置在所述多条位线之间，每个单元焊盘结构包括顺序设置在所述多个第一有源区中的每个的上表面上的第一导电层、第一中间层和第一金属层，第一金属层具有从第一中间层的上表面起的第一高度，外围电路栅电极设置在衬底的外围电路区上，并且包括顺序设置在所述至少一个第二有源区上的第二导电层、第二中间层和第二金属层，第二金属层具有从第二中间层的上表面起的第二高度，第二高度小于第一高度。

2、根据实施方式的另一方面，提供了一种半导体器件，包括包含单元阵列区、边界区和外围电路区的衬底，并包括限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区、设置在衬底的单元阵列区中并在第一方向上延伸的多条位线、多个单元焊盘结构、以及外围电路栅电极，多个单元焊盘结构设置在所述多条位线中的两条相邻位线之间，并且每个单元焊盘结构包括顺序设置在所述多个第一有源区中的每个的上表面上的第一导电层和第一金属层，外围电路栅电极设置在衬底的外围电路区上并且包括顺序设置在所述至少一个第二有源区上的第二导电层和第二金属层，并且所述多个单元焊盘结构中的每个的厚度大于外围电路栅电极的厚度。

3、根据实施方式的另一方面，提供了一种半导体器件，包括包含单元阵列区、边界区和外围电路区的衬底，并包括限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区、设置在衬底的单元阵列区中并在第一方向上延伸的多条位线、直接接触、围绕直接接触的侧壁的直接接触间隔物、多个单元焊盘结构、分别设置在所述多个单元焊盘结构上的多个着落焊盘、以及外围电路栅电极，直接接触设置在所述多条位线中的每条与所述多个第一有源区中的每个之间并将所述多条位线分别电连接到所述多个第一有源区，所述多个单元焊盘结构设置在所述多条位线中的两条相邻位线之间，并且每个单元焊盘结构包括顺序设置在多个第一有源区中的每个的上表面上的第一导电层、第一中间层和第一金属层，外围电路栅电极设置在衬底的外围电路区上并包括顺序设置在所述至少一个第二有源区上的第二导电层、第二中间层和第二金属层，第二金属层包括与第一金属层中包括的材料相同的材料，并且第一金属层在垂直方向上具有第一高度，第二金属层在垂直方向上具有第二高度，第一高度大于第二高度，并且第一高度和第二高度之间的差等于或大于5nm。

技术特征：

1.一种半导体器件，包括：

2.根据权利要求1所述的半导体器件，其中：

3.根据权利要求1所述的半导体器件，进一步包括与所述外围电路栅电极的侧表面间隔开的接触插塞，所述外围电路栅电极的侧表面和所述接触插塞的侧表面之间的重叠区域的垂直长度小于每个所述单元焊盘结构的高度。

4.根据权利要求1所述的半导体器件，进一步包括：

5.根据权利要求4所述的半导体器件，其中所述第一部分和所述第二部分在同一平面上。

6.根据权利要求4所述的半导体器件，其中所述第一部分的上表面和所述外围电路栅电极的所述第二金属层的上表面共面。

7.根据权利要求1所述的半导体器件，其中所述第一高度和所述第二高度之间的差等于或大于5nm。

8.根据权利要求1所述的半导体器件，其中：

9.根据权利要求1所述的半导体器件，其中包括在每条所述位线中的材料不同于包括在所述外围电路栅电极中的材料。

10.根据权利要求1所述的半导体器件，其中所述第一金属层的上表面和所述第二金属层的上表面共面。

11.根据权利要求1所述的半导体器件，其中所述第一导电层覆盖每个所述第一有源区的上表面和部分侧表面。

12.根据权利要求1所述的半导体器件，进一步包括：

13.根据权利要求12所述的半导体器件，其中：

14.一种半导体器件，包括：

15.根据权利要求14所述的半导体器件，其中：

16.根据权利要求14所述的半导体器件，其中：

17.根据权利要求14所述的半导体器件，进一步包括：

18.根据权利要求17所述的半导体器件，其中：

19.一种半导体器件，包括：

20.根据权利要求19所述的半导体器件，进一步包括：

技术总结
一种半导体器件，包括具有单元阵列区和外围电路区的衬底、限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区、设置在衬底中的多条位线、多个单元焊盘结构、以及外围电路栅电极，多个单元焊盘结构包括第一导电层、第一中间层和第一金属层，第一金属层具有从第一中间层的上表面起的第一高度，外围电路栅电极设置在衬底的外围电路区上，并且包括顺序堆叠在所述至少一个第二有源区上的第二导电层、第二中间层和第二金属层，第二金属层具有从第二中间层的上表面起的第二高度，第二高度小于第一高度。

技术研发人员：安浚爀
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/3/24