一种通道复用的多级抽取滤波器的制作方法

本发明属于微电子，特别是涉及一种通道复用的多级抽取滤波器。

背景技术：

1、随着无线通信和数字信号处理技术的发展，模数转换器adc(analog to digitalconverter)作为模拟和数字信号相互连接的接口，在信号监测、数字通信等领域发挥着越来越重要的作用。sigma-delta adc主要是由模拟调制器和数字抽取滤波器两部分组成，模拟调制器的功能主要是过采样和噪声整形，数字抽取滤波器的主要功能是降低过采样频率、滤除量化噪声，同时将模拟信号转换成数字信号。其中数字抽取滤波器主要是由多级cic滤波器和fir滤波器来实现，满足线性相位和多速率信号处理的特性。

2、目前，许多文献中提出的抽取滤波器多是单通道架构或者是单级滤波器的通道复用，例如，公开号为cn 105515548 b的中国专利公开了一种多路抽取复用的滤波器方法，该方法以多相结构完成多路数据的滤波，但是这些数据是来自于同一数据源，且不涉及多级滤波。公开号为cn 106921367b的中国专利公开了一种cic滤波器+fir滤波器+iir滤波器的架构，但是该架构实现的是单通道抽取滤波器，不涉及通道复用，且iir滤波器的使用会导致相位的非线性。公开号为cn 102403986 b的中国专利公开了一种多通道cic抽取滤波器的实现方法。然而仅仅是多个单级cic抽取滤波器的级联，难以实现大阻带衰减与通带平坦度的兼容。

技术实现思路

1、鉴于此，本发明的目的是提供一种通道复用的多级数字抽取滤波器,数字抽取滤波器采用多级滤波架构和分段滤波的技术，简化了各级滤波器的设计复杂度，实现了双通道的通路复用，减少了乘法器的使用数量，降低了硬件资源消耗。

2、为实现上述目的，本发明采用了如下技术方案：

3、一种通道复用的多级抽取滤波器，包括用于提供工作时钟的时钟分频器模块；还包括顺次连接的cic滤波器、数据交织模块、补偿滤波器和半带滤波器；

4、所述cic滤波器采用双通道形式作为第一级抽取滤波，用于完成滤波和降采样率1/32的抽取，工作时钟为clk和clk_div32；

5、所述数据交织模块用于将cic滤波器两路通道的输出数据合并成一路，并重新排列数据顺序，使其满足后级补偿滤波器需要的格式，数据交织模块的工作时钟为clk_div16和clk_div32；

6、所述补偿滤波器采用通道复用结构作为第二级抽取滤波，用于补偿cic滤波器的通带滚降，滤除带外噪声信号、完成降采样率1/2的功能，工作时钟为clk_div16和clk_div32；

7、所述半带滤波器采用通道复用结构作为第三级抽取滤波，用于进一步滤波、完成降采样率1/2的的功能，工作时钟为clk_div32和clk_div64。

8、进一步的，作为第一级滤波器的cic滤波器，通过加法器和寄存器实现，其传输函数hcic(z)为

9、

10、其中，d为cic滤波器的抽取因子，l是使用单级cic滤波器的级联数；抽取因子d用于改变数据的采样频率，z表示延时一个时钟周期；级联数l用于调整频谱响应中主瓣和旁瓣的峰值差距，进而改变滤波器的阻带衰减。

11、进一步的，所述cic滤波器通过使用累加器完成滤波的功能，以降低寄存器的位宽；

12、寄存器最大位宽bmax的估计公式为bmax＝l×log2d+bin；

13、其中，bin为cic滤波器的输入数据的位宽。

14、进一步的，所述cic滤波器包括四个积分单元、一个降采样单元和四个梳状滤波单元；根据nobel恒等式变换，四个积分单元、一个降采样单元和四个梳状滤波单元级联得到cic滤波器的等效结构；

15、cic滤波器的抽取滤波过程如下：

16、步骤101，模拟调制器输出的5bits二进制码流在时钟clk的边沿触发下输入到第一个积分单元i1，数据积分累加后输出；第一个积分单元的输出数据进入到第二个积分单元i2，数据积分累加后输出，依次递推，第四个积分单元i4的输出数据记为integrator4；

17、步骤102，数据integrator4在时钟clk的边沿触发下进入降采样单元，在时钟clk_div32的边沿触发下输出，输出数据记为comb_in，完成采样率的转换；

18、步骤103，数据comb_in进入到第一个梳状滤波单元c1，数据差分相减后输出；第一个梳状滤波单元c1的输出数据进入到第二个梳状滤波单元c2，数据差分相减后输出，依次递推，第四个梳状滤波单元c4的输出数据即为cic滤波器的最终输出数据。

19、进一步的，所述数据交织模块实现过程如下：

20、步骤201，用寄存器搭建两块深度为4的存储单元mem0和mem1；

21、步骤202，cic滤波器的a通道和b通道输出的数据dataa和datab分别在时钟clk_div32的边沿触发下写入mem0和mem1；

22、步骤203，在时钟clk_div16的边沿触发下将写入存储单元的数据dataa和datab读出；

23、步骤4，最终的数据data以4个dataa、4个datab的顺序依次交叉排列。

24、进一步的，cic滤波器的幅频函数|hcic(ejω)|为

25、

26、则补偿滤波器的幅频函数|hcomp(ejω)|为

27、

28、补偿滤波器属于fir滤波器，单路fir滤波器的传输函数y(n)为

29、

30、其中，x(n)为单路输入数据，h(k)为滤波器系数，y(n)为滤波器输出数据，n为滤波器的阶数。

31、进一步的，fir滤波器采取全并行架构，存在一个寄存器链用来流水滤波器的输入数据，寄存器链的深度是由滤波器的阶数来决定。

32、进一步的，在补偿滤波器中，每8个连续的data数据划分为1段，每段数据对应一个完整的flag周期，在每个flag周期内，计数器cnt从0～7循环计数，信号flag为低电平时连续输入a通道的4个dataa，信号flag为高电平时输入b通道的4个datab；

33、补偿滤波器实现过程的具体步骤如下：

34、步骤301，处理第一段数据时，a寄存器链和b寄存器链的数值全部初始化为0；flag为低电平时，滤波器开始处理a通道的数据dataa，并使用a寄存器链的数值，当计数器cnt＝3时，保存a寄存器链的数值；flag为高电平时，滤波器转向处理b通道的数据datab，并使用b寄存器链的数值，当计数器cnt＝7时，保存b寄存器链的数值；

35、步骤302，在处理其它段数据的过程中，flag为低电平时，滤波器开始处理a通道的数据dataa，此时a寄存器链的数值需要更新，将前1段保存的a寄存器链数值更新过来。当计数器cnt＝3时，再次保存a寄存器链的数值；flag为高电平时，滤波器开始处理b通道的数据datab，此时b寄存器链的数值需要更新，将前1段b通道数据时保存的寄存器链值更新过来，当计数器cnt＝7时，再次保存b寄存器链的数值；

36、基于步骤301和302即可完成寄存器链的数据更新；flag为低电平时，选择使用a寄存器链与滤波器系数乘累加，flag为高电平时，选择使用b寄存器链与滤波器系数乘累加，最终实现滤波功能；完成滤波功能后，进行数据的抽取操作；补偿滤波器的降采样因子为2，则抽取后的数据比输入数据的数量减少一半，数据速率降低一半；经过滤波并抽取后的数据dataout格式为2个a通道数据、2个b通道数据交叉排序。

37、进一步的，所述半带滤波器的输入数据来源于补偿滤波器的输出数据，半带滤波器输入数据data的具体格式为a通道的2个dataa、b通道的2个datab交叉排列。将每4个连续的data数据划分为1段，每段数据对应一个完整的flag周期，在每个flag周期内，计数器cnt从0～3循环计数；信号flag为低电平时连续输入a通道的2个dataa数据，信号flag为高电平时输入b通道的2个datab数据；

38、带滤波器实现过程的具体步骤如下：

39、步骤401，处理第一段数据时，a寄存器链和b寄存器链的数值全部初始化为0。flag为低电平时，滤波器开始处理a通道的数据dataa，并使用a寄存器链的数值，当计数器cnt＝1时，保存a寄存器链的数值；flag为高电平时，滤波器开始处理b通道的数据datab，并使用b寄存器链的数值，当cnt＝3时，保存将b寄存器链的数值。

40、步骤402，在处理其它段数据的过程中，flag为低电平时，滤波器开始处理a通道的dataa数据，此时a寄存器链的数值需要更新，将前1段保存的a寄存器链数值更新过来。当计数器cnt＝1时，再次保存a寄存器链的数值。flag为高电平时，滤波器开始处理b通道的datab数据，此时b寄存器链的数值需要更新，将前1段b通道数据时保存的寄存器链值更新过来，当cnt＝3时，再次保存将b寄存器链的数值。

41、基于步骤401和402即可完成寄存器链的数据更新；flag为电平时，选择使用a寄存器链与滤波器系数乘累加，flag为高电平时，选择使用b寄存器链与滤波器系数乘累加，最终实现滤波功能；完成滤波功能后，进行数据的抽取操作；半带滤波器的降采样因子为2，则抽取后的数据比输入数据的数量减少一半，数据速率也降低一半；经过滤波并抽取后的数据dataout格式为1个a通道数据dataa、1个b通道数据datab交叉排序。

42、本发明的有益效果在于：

43、1、本发明采用多级滤波的架构满足高降采样率的需求，简化了各级子滤波器的复杂度，降低了硬件资源开销。

44、2、本发明采用分段滤波的技术实现滤波通道的复用，减少了乘法器资源的使用。