小幅度信号输出电路的制作方法

专利名称：小幅度信号输出电路的制作方法
技术领域：
本发明是关于小幅度信号输出电路，更具体而言，是关于通过传输在集成电路之间传送逻辑信号的小幅度信号输出电路。
一些输出电路被使用作为通过传输路经例如总线在两个或多个集成电路之间传送信号的信号传送装置，当逻辑信号从输出电路被传输时，逻辑信号被假设为逻辑值高电平或低电平。依此，在集成电路的输出电路内实质上存在着输入端，用以从集成电路的内电路接收内部逻辑信号，和输出端，用以传送内部逻辑信号到其它集成电路。
虽然绝大部分通常的传送信号所具有的幅度接近施加到集成电路的电源电位，但近年来用于传输的信号幅度已经被减小，例如，在通常传送信号的CMOS接口的情况下，信号幅度是实质上等于电源电位例如约为5V或约为3V，在另一方面，最近的传送信号具有较小的幅度，例如在低电压差分信号(LVDS)接口中使用，信号幅度约为0.3V。减小信号幅度的原因是，在信号传输时，减少幅度具有传送速度高，功耗小和低噪音的优点，这就要求能完成较高速度和较低功耗为基本目标的集成电路具有的输出电路能够输出较低幅度的信号。一些建议已经提出作为输出低幅度信号的装置，下面就是其中的例子。
参看的

图1示出个伪发射极耦合逻辑接口(PECL接口)作为第一个通常的输出电路，这是低幅度接口的典型实例，该输出电路包括具有连接到正电位电源线VDD的源极，连接到输出低幅度信号的输出端OUT1的漏极和连接到输入端IN1的栅极的PMOS晶体管M11；具有连接到晶体管M11的漏极的漏极，连接到晶体管M11的栅极的栅极，和连接到地电位的源线VSS的源极的晶体管M12；具有连接到输出端OUT1的第一端和连接到端电源VTT的第2端的电阻RTT1。
一般而言，正电位从集成电路的外侧的提供到电源线VDD和源线VSS接地，在其它的情况下源线VDD接地，和负电位提供到源线VSS。端电阻RTT1的值和端电源电位VTT一般指定为标准，其中前者大约为50Ω，而后者从电源电位VDD中减去约2V而获得。
在运行中，当接近电源线VDD的电位的高电平电位提供到输入端IN1时，晶体管M11截止和晶体管M12导通，这样，从端电源VTT通过端电阻RTT1和晶体管M12到源线VSS形成电流通路。在这一级的输出端OUT1的低电位VOL可以表示为VOL＝VTT-{(VTT-VSS)×RTT}/(RTT+RONN)…(1)这里，VTT，VSS，RTT和RONN分别表示VTT电源电位，源线VSS电位，电阻器RTT的电阻和NMOS晶体管M12的导通电阻。
当接近电源线VSS的电位VSS的低电平电位提供给输入端IN时，晶体管M11导通和晶体管M12截止。这样，从源线VDD通过晶体管M11和端电阻RTT1到端点源VTT形成电流通路。在该极的输出端OUT1的高电平电位VOH被表示为VOH＝VTT+{(VDD-VTT)×RTT}/(RTT+RONP)…(2)这里RONP表示PMOS晶体管M11的导通电阻。
为个实际计算输出OUT1的高电平VOH和低电平VOL的值和相对输出信号幅度(VOH-VOL)，在表达式或公式(1)和(2)中的每一个变量设置如下VDD＝3V，VSS＝0V，VTT＝1.5V，RTT＝50Ω，RONN＝200Ω，RONP＝200Ω。
在上述值替代表达式(1)和(2)中的变量时，输出OUT的高电平VOH和低电平VOL被计算如下VOH＝1.8V……(3)VOL＝1.2V……(4)这样，输出信号幅度被计算如下VOH-VOL＝0.6V……(5)通常输出电路具有如下特点，通过选取在集成电路内的晶体管元件的尺寸而调节选取RONP和RONN的导通电阻以获得希望的小信号幅度，该幅度还依赖电源电位VDD，VSS，VTT和事先指定的端电阻RTT。
由于第一通常输出电路具有单信号输送的单个输出端，它通常被称为单相传送系统。
作为具有低信号幅度接口另一个传送系统，所谓的差分传送系统也被使用，它从各自的输出端输出一对传送信号，在差分传输系统内的一对传送信号具有如下特点，一对信号的相位彼此相反和具有相等的高电平和低电平电位，和单相位传输系统相比，在差分传送系统内的相反的相位方案提供了两倍的动态范围。进而，它具有这样的优点，在电源电位内的噪音的影响和电磁感应的影响能被减少，从这样的优点来看，差分传输系统被用于高速和高可靠性的传送。一些关于在差分传送系统传送差分信号的输出电路的建议已经被提出，下述是关于它们的一实例。
图2示出了LVDS接口的第2通常输出电路做为差分传送系统，其中类似的构成元件用类似在图1中所用的参考符号表示。该输出电路包括第一输出部分11具有晶体管M11和M12，端部晶体管RTT1，输入端IN1和输出端OUT1，这些和第一通常输出电路相同；和第2输出部分12具有的构成元件类似于第1输出部分11的构成元件，特别是，第2输出部分12具有PMOS晶体管M21，它的源极连接到正电位电源线VDD，它的漏极连接到输出端OUT2和栅极连接到输入端IN2；NMOS晶体管M22，它的漏极连接到晶体管M21的漏极，它的栅极连接到晶体管M21的栅极，它的源极连接到接地电位的源线VSS；和端电阻RTT2，它的第一端连接到输出OUT2和它的第2端连接到端电源VTT。
端电阻RTT1和RTT2的值和端电源电压VTT一般指定为标准，其中RTT1和RTT2被设置大约为45到65Ω和VTT被设置约为1.1V至1.4V。
在操作时，接近电源线VDD的电位VDD的高电平电位施加到输入端IN1，和在同时，接近源线VSS的电位VSS的低电位被施加到输入端IN2，晶体管M12和M21导通，晶体管M11和M22截止。从源线VDD通过晶体管M21和端电阻RTT2到端源VTT形成电流通路，从端源VTT经过端电阻RTT1和晶体管M12到源线VSS形成另一个电流通路。依此，输出端OUT1提供低电平信号和输出端OUT2提供高电平信号。通过以前上述的表达式(1)和(2)给出高电平信号电位VOH和低电平信号电位VOL。
当接近源线VSS的电位VSS的低电平电位施加到输入端IN1，和在同一个时刻，接近源线VDD的电位VDD的高电位施加到输入端IN2，晶体管M11和M22导通，晶体管M12和M21截止。这样，从源线VDD通过晶体管M11和端电阻RTT1到端源VTT形成电流通路，从端源VTT经过端电阻RTT2和晶体管M22到源线VSS形成另一个电流通路。依此，；输出端OUT1提供高电平信号和输出端OUT2提供低电平信号。
如上所述，在差分输出系统的第2通常输出电路中为输出信号电位产生高电平和低电平的技术类似于单相系统的第1通常输出电路的情况。这样，如果在表达式(1)和(2)的变量在两个电路中相同，高电平信号VOH和低电平信号VOL等于上述数字值(3)，(4)和(5)。通过选取基于在集成电路内的晶体管的尺寸和而受控制的PMOS晶体管M11和M21的导通电阻RONP或NMOS晶体管M12和M22的RONN，类似于第1通常输出电路，在第2通常的输出电路中获得希望的小幅度信号是可能的，该小幅度信号还取决于电源电位VDD，VSS和VTT，和事先指定的电阻RTT1和RTT2。
虽然两个通常的输出电路具有上述的优点，但也存在着输出信号幅度变化相当大的问题。
近而，下面3个因素使得导通电阻RONP和RONN发生变化，基于这些变化第1通常输出电路的输出信号的高电平电压VOH和低电平电压受到控制。
第一个因素是MOS晶体管的制造过程变化的影响。制造过程包括了影响构成输出电路的晶体管元件的变化的各种因素。例如MOS晶体管的导通电阻的变化一般约为±10％到±20％，这取决晶体管的形状。
第2个因素是环境温度的影响，其中配有集成电路的电设备在各种环境下被使用。MOS晶体管的导通电阻变化着，特别是随着环境温度的变化在100℃的温度范围内变化一般到达±8％到±16％。
第3个因素是电源电位变化的影响。除了外部电源自己本身变化以外，由于电源线的电位损失以外也使从集成电路外面提供的电源电位发生变化，MOS晶体管的导通电阻随着输入电压的变化而变化例如，相应电源电位变化±10％而变化范围大约±10％到±15％。
这样，当考虑上述的所有3个因素时，MOS晶体管的导通电阻的变化一般约为±28％至51％。由这3个因素形成的变化产生高电平VOH，低电平VOL和信号幅度如下VOH＝1.713V至2.007V (6)VOL＝0.993V至1.287V (7)VOH-VOL＝0.426V至1.014V (8)信号幅度VOH-VOL的变化是当这3个因素不考虑从表达式(3)中计算的MOS晶体的管的导通电阻的信号幅度，即0.6V的情况下的1.7倍。输出信号幅度的变化特别是在较高方向变化的情况减少或取消了前述小信号幅度传送的变化。
小节一下，第一和第二通常的输出电路具有要被解决的信号幅度大变化的问题，这在信号传输过程中造成个减少传输速度，增加功耗和增加了噪音。
本发明的目标是提供一输出电路，它能在信号传输过程中抑制输出信号幅度的变化，增加传送速度，减少功率和噪音。
本发明提供小幅度信号输出电路包括第一输出部分，用于接收第一逻辑信号以通过第一输出端输出第一输出信号；第一电平读出电路，基于第一输出电压的变化读出第一输出端的第一输出电压的变化以输出第一电平变化信号；和电平控制电路，响应第一电平变化信号并以第一输出电压变化的相应量抑制第一输出电压的变化。
依照本发明，从输出电路提供的输出信号的信号幅度的变化，通过第一电平读出电路的反馈功能和电平控制电路加以抑制，以此在信号传输时抑制传送速度的减少，抑制功耗增加和噪音增加。
参照附图和通过描述使发明的上述和其它目标优点变得更加明显。
图1是第一通常输出电路的电路图；图2是第二通常输出电路的电路图；图3是依照本发明第一实施例的输出电路的电路图；图4是图3输出电路和通常输出电路的信号定时图；图5是依照本发明第二实施例的输出电路的电路图；图6是依照本发明第三实施例的输出电路的电路图；图7是依照本发明第四实施例的输出电路的电路图；图8是图7的输出电路的信号定时图；和图9是从图3所示电平读出电路修改的电平读出电路的电路图。
现在本发明参照附图更详细地加以描述，其中在整个图中，类似的构成元件由相同的或类似的标号加以指定。
参照图3示出了依照本发明第一实施例的输出电路的电路图，输出电路包括具有PMOS晶体管M11和M12的输出部分11，端电阻RTT1，输入端IN1和输出端OUT1，它们均类似第一通常输出电路中的那些部件，近而，输出电路包括电平读出电路13，用于检测输出端OUT1的电压电平的变化，和电平控制电路15，通过由电平读出电路13检测出的电压电平的变化控制输出电压电平。
电平读出电路13包括其栅极连接到输出端OUT1的NMOS晶体管M31和其栅极漏极连接到一块作为二极管连接并连到晶体管M31的漏极和其源极连接到电源线VSS的NMOS晶体管M32。
电平控制电路15包括其集电极连接到电源线VDD，其基极连接到电平读出电路13内的晶体管M31的漏极和其发射极连接在输出部分11内的晶体管M11的源极的NPN双极型晶体管M51；和其第一端连接晶体管M51的基极和其第二端连接到电源线VDD的电阻R51。
在操作时，输出电路抑制其输出信号高电平电压VOH的变化，特别是，当接近电源线VSS的电位的具有此电位的低电平信号施加到输入端IN时，输出电路11的晶体管M11和M12分别导通和截止，电平控制电路15的晶体管M51是导通。这样，从源线VDD通过晶体管M51，晶体管M11和端电阻RTT1到端源线VTT形成电流通路。在该极的输出端的高电压VOH可以表示为VOH＝VTT+{(VDD-VTT)×RTT}/(RTT+RONB+RONP)……(9)这里RONB表示晶体管M51的导通电阻。
假定晶体管M11的导通电阻RONP通过前述3因素即制造过程的变化和环境温度和/或电源电位的变化的影响变化了较小的值，升高了输出信号的高电平VOH，电平读出电路13的晶体管M31和M32从晶体管M31通过晶体管M32到源线VSS增加了导通电流的流动。在该极的电流是基于输出信号高电平VOH变化而改变的连续电流，和被表示为I31＝0.5×μ×CO×W/L×(VGS-VTN31)2……(10)其中I31，μ，CO，W，L，VGS和VTN31分别表示流经晶体管M31的电流，晶体管M31的载流子迁移率，在晶体管M31的栅极和沟道之间的每单位面积的电容，晶体管M31的栅极宽度，晶体管M31的栅极长度，晶体管M31的栅源电压和晶体管M31的阀值电压。
该连续电流I31在电平控制电路15的电阻R51的两端产生电压降，该电阻在此起电流/电压转换器的作用，在电阻R51的两端呈现的电压降VR51提供给晶体管M51的基极，该晶体管M51起着输出电平控制器的作用和被表示为
VR51＝I31×R51 (11)这里R51表示电阻R51的电阻。
流经晶体管M31的电流的增加降低了电平控制电路15的晶体管M51的基极发射电压，它提供电压降到输出电路11的晶体管M11的源极。晶体管M11的导通电阻RONP11被表示为RONP11＝1/{μ×CO×W/L×(VGS-VTP11)} (12)这里VTP11表示晶体管M11的阀值电压，在这种情况下，晶体管M11的源极电位降落增加了晶体管M11的导通电阻RONP11，从而抵消了晶体管M11的导通电阻的最初减少以维持高电平电压VOH的设计值，正如从等式(2)所理解的。
这样，如果晶体管M11的导通电阻RONP由于3个因素造成的变化而减小，由于输出电路的反馈功能使得抑制输出信号的高电平VOH的上升成为可能。进而，通过选取在电平读出电路13的电流变化因子和在电平控制电路15的电流/电压转换器内的电压转换系数到希望的值，使得控制高电平电压VOH成为可能。特别是，通过变化晶体M31的栅极的宽(W)和/或长度(L)很容易地实现电流变化因子的控制，通过变化电阻R51很容易实现电压转换系数的控制。
参看通过模拟获得的图4的信号定时图，本实施例的输出端OUT1的波形“A”是在影响晶体管M11的三个因素均被考虑进去时示出的，与和三个因素没有考虑进去的理想波形“B”相比较，和当三个因素都被考虑进去时的第一通常输出电路的波形“C”相比较。如图所示，在三个因素影响第一通常输出电路的波形“C”的情况下输出信号的高电平VOH上升了约43％，而在本实施例的波形“A”中输出信号的高电平VOH被抑制到7％。
参考的图5示出了依本发明的第二实施例的输出电路的电路图，本实施例输出电路类似于一实施例，除了输出电路包括电平读出电路13A，以取代图3的电平读出电路13，它包括其栅极连接到输出端OUT1的PMOS晶体管M33，漏极和栅极连在一块作为二极管连接并且连到晶体管M33的漏极和其源极连到电源VDD的PMOS晶体管M34；替代图3的电平控制电路15的电平控制电路15A包括PNP双极型晶体管M52，它的集电极，基极和发射极分别连到电源VSS，电平读出电路13A的晶体管的漏极和输出部分11的晶体管M11的源极，和其第一端连接到晶体管M52的基极和第二端连接到源线VSS的电阻R52。
在操作时，本实施例的输出电路抑制输出信号的低电平VOL的变化。特别是，当具有电位接近源线VDD的高电平信号提供给输入端IN时，输出电路11的晶体管M11和M12分别截止和导通，电平控制电路15A的晶体管M52导通。这样，从源线VTT经过晶体管M52，晶体管M12和端电阻RTT1到电源线VSS形成电流通路，在该阶段的输出端的低电平VOL表示为VOL＝VTT-{(VTT-VSS)×RTT}/(RTT+RONC+RONN)……(13)这里RONC表示晶体管M52的导通电阻。
类似于第一实施例，当晶体管M12的导通电阻RONN由于三个因素的影响变化为较低的值以降低输出信号的低电平电压VOL时，电平读出电路13A的晶体管M33和M34增加了从电源线VDD通过电平读出电路的晶体管M33的漏极到晶体管M34的导通电流的流过，假设晶体管M33的载流子迁移率，栅极宽度，栅极长度，栅极和沟道之间的单位面积的电容，栅一源电压和晶体管M33的阀值电压分别表示为μ，W，L，CO，VGS和VTP33，在该极的电流I33是基于输出信号低电平VOL的变化而变化的连续电流和被表示为I33＝0.5×μ×COXW/L×(VGS-VTP33)2……(14)从晶体管M33的漏极通过电平控制电路15A的电阻R52到电源线VSS流过的电流I33由于输出电压VOL的减少而增加。在电阻R52两端产生的连续电位降落施加到晶体管M52的基极，集电极-基极电压VR52表示为VR52＝I33XR52(15)这里R52表示电阻R52的阻值。
电流I33的增加增加了电平控制电路15A的晶体管M52的基极电压，它增加了晶体管M52的发射极电压以提高晶体管M12的源极电位，晶体管M12的导通电阻RONN12被表示为RONN12＝1/{μ×CO×W/L×(VGS-VTN12)}……(16)这里VTN12表示晶体管M12的阀值电压。
在这种情况下，晶体管M12的源极电位的上升降低了栅-源电压VGS。作为结果，从表达式(16)的理解来看，晶体管M12的导通电阻RONN12的增加抵消了最初导通电阻的减少。近而，从表达式(1)可以理解，晶体管M12的导通电阻RONN12抬高了输出信号的低电平VOL。
这样，尽管晶体管M12的导通电阻RONN12减少了，由于输出电路的反馈功能，这依然可以抑制输出信号的低电平电压VOL的降落。进而，通过选取电平读出电路13A的电流变化因子和电平控制电路15A的电流/电压转换器的电压转换系数为希望的值，这就可能控制低电平VOL。特别是，通过改变晶体管M33的栅极宽度和/或长度可以容易地实现控制电流变化因子，通过改变电阻R52的阻值可以容易地实现电压转换系数的控制。
参考的图6示出了依本发明第三实施例的输出电路的电路图，本发明的输出电路包括第一实施例和第二实施例两者的构成元件。特别是，本实施例的输出电路包括输出部分11，它具有晶体管M11和M12，用于响应通过输入端IN1提供的输入以从输出端OUT1传送输出信号，电平读出电路13，它具有晶体管M31和M32，用于在OUT1读出输出电压，电平读出电路13A，它具有晶体管M33和M34，用于在OUT1读出输出电压，电平控制电路15，它具有晶体管M51和电阻R51，用以响应电平读出电路13的电流，和电平控制电路15A，它具有晶体管M52和电阻R52，以响应电平读出电路13A的电流。
在操作时，本实施例的输出电路抑制输出信号的高电平电压VOH和低电平电压VOL的变化，特别是，当具有的电位接近电源线VSS的低电平信号提供给输入端IN时，类似第一实施例操作的受到电平读出电路13和电平控制电路15的作用的影响以抑制输出信号高电平VOH的变化。进而，当具有的电位接近VDD的高电平信号提供给输入端IN时，类似第二实施例的操作受到电平读出电路13A和电平控制电路15A作用的影响以抑制输出信号的低电平VOL的改变。
参考的图7示出了依本发明第四实施例的输出电路的电路图，在第一实施例示出的配置应用到本实施例的差分传送系统。除了第一实施例的构成元件(输出部分11，电平读出电路13和电平控制电路15)以外，本实施例的输出电路还包括输出部分12，它包括其源极连接到正电位的电源线VDD，其漏极连接到输出端OUT2，其栅极连接到输入端IN2的PMOS晶体管M21，和其漏极连接到晶体管M21的漏极，其栅极连接到晶体管M21的栅极和源极连接到地电位的电源线VSS的NMOS晶体管M22和第一端连接到输出端OUT2和第二端连接到到端电源VTT的端电阻OUT2；和电平读出电路具有共漏极连接到电平控制电路的晶体管M51的发射极和其栅极连接到输出端OUT1的NMOS晶体管M41，和其漏极和其栅极连接在一块并接到晶体管M41的漏极和其源极连接到电源线VSS的NMOS晶体管M42。
正如所注意的，作为差分传送系统完成的本实施例的输出电路包括一对输入端IN1和IN2和一对输出端OUT1和OUT2。在这个配置中，连接一对输入端IN1和输出端OUT1的输出部分11，电平读出电路13和电平控制电路15类似于作为单相传送系统实现的第一实施例的部件。连接一对输入端IN2和输出端OUT2的输出部分12和电平读出电路14也类似于在图3中示出的部件。
依此，本实施例的操作和优点类似于第一实施例的部件，即输出部分11和12，电平读出部分13和14和电平控制电路15。值得注意的是，从简化输出电路的观点出发这里仅提供了单个电平控制电路15。然而，在本实施例中提供一对电平控制电路是可能的，这在操作和优点上比单个电平控制电路15改进了一点。
图8是模拟本实施例获得的信号定时图，当在晶体管M11和M21的三个因素均被考虑进去时示出的本实施例各自输出端OUT1和OUT2的波形“A1”和“A2”，并和当三个因素均不被考虑得出的理想波形“B1”和“B2”相比较，及当三个因素均被考虑时的第二通常输出电路的波形“C1”和“C2”。如图所示，在第二通常输出电路的波形“C1”和“C2”中由于三个因素的影响使输出信号的高电平VOH上升为大约43％，与此相反，在本实施例的波形“A1”和“A2”中输出信号的高电平变化VOH被抑制为7％。这类似于图4所示的第一实施例的单相位传输系统。这样，本发明的输出电路可以应用到单相位传送系统和差分传送系统。
在本实施例中，第一实施例的配置应用到差分传输系统。应用第二和第三实施例的配置到差分传送系统也是可能的。
在上述的实施例中已经描述，用NMOS/PMOS晶体管实现电平读出电路的读出晶体管。但使用NPN/PNP双极型晶体管实现电平读出电路的读出晶体管也是可能的。
进而，使用电阻实现电平控制电路的电流，电压传换器；然而，也可能使用PMOS/NMOS晶体管或PNP/NPN双极型晶体管实现电阻元件。这也可能使用NMOS/PMOS晶体管代替NPN/PNP双极型晶体管完成电平控制电路的电平控制晶体管。
参考的图9示出了从图3的电平读出电路13修改的电平读出电路13B，电平读出电路13B包括其源极由基准电压VREF提供的晶体管M31而不是提供具有二极管连接的晶体管M32。晶体管M31类似于图3所示的部件。
值得注意的是，图3的电平读出电路13转换输出信号的高电平VOH的变化为表达式(10)示出的连续电流变化I33。另一方面，在图9的电平读出电路13B中，晶体管M31的栅-源电位VGS通过控制基准电压VREF被控制在希望的值上，该配置提供了附加的优点，可以读出更精确输出电压。
由于上述的实施例仅是作为例子描述的，本发明并不局限于上述的实施例，在不脱离本发明的范围时，所属领域的技术人员可以容易地做出各种修改和变化。
权利要求
1.小幅度信号输出电路包括第一输出部分，用于接收第一逻辑信号并通过第一输出端输出第一输出信号；第一电平读出电路，用于读出所说第一输出端的第一输出电压的变化，以根据第一输出电压的变化输出第一电平变化信号；和电平控制电路，用于响应所说第一电平变化信号，并且以相应第一输出电压变化的量去抑制第一输出电压的变化。
2.权利要求1的小幅度信号输出电路，其中，所说第一电平读出电路读出输出电压高电平的上升作为所说第一输出电压的变化。
3.权利要求1的小幅度信号输出电路，其中，所说第一输出部分包括，在通过电阻连接到端电压的所说第一输出端处串联连接的一对第一和第二晶体管，所说第一电平读出电路包括，具有栅极连接到所说第一输出端的第三MOS晶体管，和与所说第三MOS晶体管串联连接的第四MOS晶体管，与所说第三和第四MOS晶体管串联连接的电阻元件，和其发身极连接到所说第一MOS晶体管的漏极和其基极连接到所说第三MOS晶体管的漏极的晶体管。
4.权利要求1的小幅度信号输出电路进一步包括第二电平读出电路，用于读出第一输出电压的低电平的降低，以在第一输出电压降低的基础上输出电平降落信号；和第二电平控制电路，响应所说电平降落信号，并以相应第一输出电压降落相应的量抑制第一输出电压的降落。
5.权利要求1的小幅度信号输出电路，其中，所说第一电平读出电路读出第一输出电压的低电平降落。
6.权利要求5的小幅度信号输出电路，其中，所说第一输出部分包括在通过电阻连接到端电源的所说第一输出端处串联连接的一对第一和第二晶体管，所说第一电平读出电路包括具有栅极连接到所说第一输出端的第三MOS晶体管，和与所说第三MOS晶体管串联连接的第四MOS晶体管，所说电平控制电路包括与第三和第四MOS晶体管串联连接的电阻，和其发射极连接到所说第一MOS晶体管的漏极和其基极连接到所说第三MOS晶体管的漏极的双极型晶体管。
7.权利要求1的小幅度信号输出电路进而包括第二输出部分，用于接收第二逻辑信号，以通过第二输出端输出第二输出信号；第二电平读出电路，用于读出所说第二输出端第二输出电压的变化，以在第二输出电压变化的基础上输出第二电平变化信号，其中所说电平控制电路响应所说第二电平变化信号，并以相应第二输出电压变化的量去抑制第二输出电压的变化。
8.权利要求1的小幅度信号输出电路，其中，所说电平读出电路包括其栅极连接到所说第一输出端和其源极连接到维持在基准电压的基准线上的MOS晶体管。
9.权利要求1的小幅度信号输出电路，其中，所说输出电压具有的信号幅度显著低于所说输出电路的源电压。
全文摘要
小幅度信号输出电路包括输出部分,用于接收逻辑信号,以输出小幅度信号,电平读出电路,用于读出在输出端的输出电压的高电平或低电平的上升或降落,电平控制电路,用于响应电平读出电路的输出,以抑制输出电压的高电平或低电平的上升或降落。输出电路抑制由于晶体管制造过程,环境温度和电源电压噪音的变化造成的电压变化。
文档编号H03K19/08GK1208995SQ9810298
公开日1999年2月24日 申请日期1998年6月13日 优先权日1997年6月13日
发明者渡会诚一 申请人:日本电气株式会社