专利名称:一种新型三元码编码、译码设备的制作方法
本发明属于计算机编码、译码设备。
在数字磁记录中广泛利用游程长度受限编码(RLLC)技术来提高记录密度，但利用传统的二进制RLLC技术来提高记录密度是有限的，而利用三进制记录系统结合三进制RLLC技术为提高记录密度开辟了新的前景。
Jacboy在美国专利4，506，252中提出了一种三进制记录方法。其记录原则如下记录三进制的0不发生磁化翻转，记录三进制的1时在位中间产生一次磁化翻转，记录三进制的2时在一位内作两次磁化翻转。这种记录方法需要结合三进制RLL编码技术。
三进制游程长度受限码是二进制游程长度受限码的推广，在这里游程长度受限定义为在两个非0元素之间的0个数限制在d，k范围内，这种码也称为三元(d，k)码。
Jacoby在美国专利4，506，252中给出了一种d受限为2，k受限为6或7的三元码。该发明的主要缺点是采用二级编码，编码设备比较复杂，另一缺点是k受限相对较大，不利于提高自同步能力、花样对称性及道密度。
本发明的目的之一是给出一种k受限更小(为5)，从而具有更强的自同步能力和更小峰位漂移的码，由于这种码在记录时的波长较短，因而有利于提高道密度。本发明的另一目的是给出一种简单的编码译码设备。
图1为本发明的编码对照表图2(a)为对应于一种三元素表示法的编码对照表图2(b)为对应于另一种三元表示法的编码对照表图3为对应于第一种三元表示法的编码电路图4为对应于第二种三元表示法的编码电路图5为一个数据子序列的编码例子图6(a)(b)为对应于两种三元表示法的译码对照表图7(a)(b)为对应于两种三元表示法的译码电路图8给出译码电路中几个时钟的对应关系本发明的主要技术特征是编码器由第一、第二移位寄存器和逻辑电路组成，目的是将随机二元的数据系列变换成零的游程限在2、5之内的三元码序列，逻辑电路将第一个移位寄存器的二位数据变换成三位码字，第二移位寄存器接收由逻辑电路产生的三位码字并将该码字移出。译码器由第一、第二移位寄存器和逻辑电路组成，目的是将零的游程限在2、5之内的三元码序列反变换为相应的二元数据序列，逻辑电路将第一移位寄存器输出的三元码字反变换为所对应的二位数据字，第二移位寄存器接收译码逻辑电路产生的数字。
下面结合附图详细论述本发明的实施例子。
参看图1为本发明所用的编码对照表，在该对照表中Ⅰ为基本对照表，在基本对照表中数据字字长为2，二位二进制共有四种组合，因而该基本对照表有四个对应关系。每个数据字对应一个字长为3的三进制码字，每个码字含有一个非0符号和两个0符号。在该码中三进制符号以“0”“1”“2”表示。
图1的Ⅱ为替代对照表，用它来解决在基本对照表中两个码字连接时破坏d受限的问题。例如，当在数据序列中出现0010时，若按基本对照表编码则有010100，显然两个非0符号之间的0游程小于2，不满足d受限为2的要求，因而在替代对照表中以010000来替代，在编码数据序列时若遇及0010，编码设备将按替代对照表Ⅱ，而不是基本对照表Ⅰ来编码。在替代对照表Ⅱ中所有的尾码字均为全0，而首码字与首数据字的对应关系也与基本对照表Ⅰ有所不同，例如在6中0011的00对应码字为001，而在1中00对应于010，但在5中00的对应关系却与1一样。在基本对照表中总共有四个码字连接将破坏d受限，因而在替代对照表Ⅱ中有四个替代对应关系。
图1的Ⅲ也是替代对照表，在该替代对照表中每个数据字的字长为8，对应的码字长为12，该替代对照表的目的是减小K受限，也即由该替代对照表来替代由Ⅰ及Ⅱ中产生的具有较长连0个数的码字连接。由对照表Ⅰ及Ⅱ产生的码字连接的最大游程为6。当在数据序列中出现如下子序列…00100011…时将按照替代对照表Ⅱ进行编码，得出如下编码子序列…010000001000…，这时0游程为6，破坏了k受限。为此在替代对照表中将用码序列010001001000来替代原来的码序列，也就是说当编码器遇及00100011时，它将不按替代对照表Ⅱ，而是按替代对照表Ⅲ进行编码。在Ⅰ和Ⅱ中总共有四个连接将产生游程为6的码序列，因而在替代对照表Ⅲ中有四个替代对应关系，实际上这四个连接都是由Ⅱ产生的。从表Ⅲ可以看出，在替代表Ⅲ中尾码字(此处尾码字的字长为6位)与尾数据字的对应关系保持不变，而只是将首码字的最后一位由原来的0变为1。
在编码过程中，首先检查数据序列是否属于替代的对照表Ⅲ，如果是就按替代对照表Ⅲ编码，否则的话，检查它是否属于替代对照表Ⅱ，如果是的话就按替代对照表Ⅱ编码，否则的话就按基本对照表编码。
在具体实现中，三进制有两种表示法，一个是以两个相继的1表示2，单个1为1。而另一种表示法是以两位二进制表示三进制符号，因为两位二进制有四个组合，因而可以有多种表示法，一个方法为以00表示0，01表示1，11表示2。两种表示法各有优点，各有适用的场合。例如第一种表示法因与Jacoby提出的三元磁记录法类似，因而适用于此种三进制磁记录系统，而第二种表示法则适用于数据传输等。
图2(a)(b)分别为对应于两个不同的三进制表示法的编码对照表。
图3为对应于图2(a)编码对照表的编码电路。该电路含有一个八位移位寄存器10，该寄存器串行地接收、移位数据串，同时寄存最近接收的八位数据子串，并将该数据子串并行输出到编码组合逻辑进行编码。
编码组合逻辑由八个与门11-18，三个或门19-21组成，其中与门11，12及或门19构成的逻辑产生码字的第一位C0与门13-15及或门20构成的逻辑产生码字的第二位C1，而由与门16-18及或门21构成的逻辑产生码字的第三位C2，它们的逻辑表达式分别为C0＝a0a2+a1a2a3C1＝
a2a4+
a2a5+a0a2a3C2＝
a2a4a5+
a2a3+
a0a2a3a4a6a7要编码的数据序列每在移位寄存器10中移位一位，编码逻辑就要进行一次编码，但只有当要编码的两位数据字移到10中的适当位置时编码结果才是有效的，也就是说，每两次编码中只有一次是有效的。该有效性是由将编码结果置入移位寄存器22的时钟CL2确定的。移位寄存器22有三位，它用于存贮由编码逻辑产生的码字，并将该码字串行移出。
在编码器中有三个时钟信号，其中CL0用以接收和移位数据串，CL2则控制移位寄存器22的操作，当被编码的两位数据字移到寄存器10中的适当位置时，编码逻辑产生的结果有效，这时CL2为低电平，移位寄存器22并行置入编码结果，而后CL2变为高电平，移位寄存器22就以CL1的频率将接收的码字移出，当下两位被编码的数据字又移入寄存器10中适当位置时，这时22中的码字正好全部移出，CL2又变为低电平，将一个码字置入22，如此重复下去。用于移位码字的时钟CL1的频率为时钟CL0频率的3/2。关于时钟CL0，CL1，CL2的关系参见图5所示。
参见图4为第二种三元表示法的编码电路。在第二种三元表示法中，表示三进制符号的两位二进制位是同时产生，并同时起作用的，因而可以把这两位分开处理，也即将码字划分为两组，每组由每个码位的一位组成，分别记这两组码字为C，C′。这样编码器需要有两组编码逻辑。一组编码逻辑用于产生C序列，另一组则用于产生C′序列。在本编码设备中，由与门31-35及或门41，42组成第一组编码逻辑用于产生C序列，由与门37-40及或门43组成第二组编码逻辑用于产生C′序列，其中与门31产生C序列中码字的第一位C0，而与门32，33及或门41构成的逻辑产生C1，与门34、35及或门42构成的逻辑产生C2。与门37产生C1序列中码字的第一位C0′，而由与门38、39及或门43组成的逻辑产生码字的第二位C1′，与门40产生码字的第三位C2′。此外，在第一组编码逻辑中还含有一个与门36，它产生一个P信号，该信号表明当前被编码的数据字是否属于替代对照表的一、二位或五、六位，如果当前被编码的数据字属于替代对照表的一、二位或五、六位，那么P为1，否则P为0。以上各逻辑的逻辑表达式分别为C0＝
P′a0C1＝
a0a2+
a0a3C2＝
a0a2a3+P′
a1a2a4a5C0′＝
P′a0a1C1′＝
a0a1a2+
a0a1a3C2′＝
a0a1a2a3P＝
a0a2其中P′为P延迟两位后的值。
图4还含有一个六位移位寄存器30，该寄存器的作用与图3的10一样。此外，图4还含有两个移位寄存器44、45。移位寄存器44为四位移位寄存器，它并行接收第一组编码逻辑产生的码字C0C1C2及P信号，并将它们串行移出，该寄存器有两个输出口，一个输出口为移位寄存器的第一位，该口将输出码字，另一口在移位寄存器的第二位，该口将输出P信号。移位寄存器45为三位并入串出移位寄存器，它将并行接收由第二组编码组合逻辑产生的码字C0′C1′C2′，并将它们串行移出。在本电路中也含有三个时钟信号CL0，CL1，CL2，它们的作用与图3的一样，它们的关系参见图5。
图5为一个数据序列编码过程的图例，其中(a)-(c)示出了三个时钟信号CL0，CL1，CL2的关系，(d)为输入数据序列(NRZ形式)，而(e)为相应的码序列(NRZ形式)。
参见图6至图8为本发明的译码部分。
参见图6(a)为对应于第一种三元表示法的译码对照表，图6(b)为对应于第二种三元表示法的译码对照表。这两个对照表分别由图2(a)-(b)导出，它们都是以前后相关的形式表示的，而且是定长的。因为在图2(a)中只有01对应于011，因而在图6(a)的译码对照表中011对应于01，但在图2(a)中码字100即可由10产生，也可以由11产生，不过10产生的是(0)100，而11产生的是(1)100，因而可以通过向后观照一位来判别当前的码字100是对应于10，还是对应于11。据此可以导出其它对应关系。
图7(a)为图6(a)译码对照表的译码电路。该电路含有一个八位移位寄存器71，该寄存器串行接收、移位再生数字信号，即三进制码序列，并以并行的形式将八位最近移入寄存器的码子序列送到译码组合逻辑进行译码。译码组合逻辑由六个与门72-77及两个或门78-79组成，由与门72-73及或门78组成的译码逻辑产生数据字的第一位d0，而由与门74-77及或门79组成的译码逻辑产生数据字的第二位d1。产生d0及d1的逻辑表达式为d0＝C2+
C3C4+
C3C7d1＝
C0C1C4+C2C3+C3C4+C4C5码序列每在移位寄存器71中移位一次，译码逻辑就要进行一次译码。但只有当要译码的三位码字移到71中的适当位置时译码结果才有效，此时时钟CL2′将变为低电平，移位寄存器80将把两位译码结果并行置入，而后时钟CL2′又变为高电平，时钟CL1′将移位寄存器80中的数据字串行移出，之后CL2′又降为低电平，将下一个码字的译码结果置入80，如此重复下去。移位寄存器80每置入一次就要作一次移位。移位寄存器71也有一个时钟CL0′，它控制码序列的移位，它的移位频率为CL1′的3/2。时钟CL0′是与码序列同步的时钟，它由锁相环路PLL从再生信号中提取。时钟CL0′，CL1′及CL2′的对应关系参见图8所示。
图7(b)为第二种三元表示法的译码电路，该电路含有两个七位移位寄存器81-82，分别用于存贮码序列C和C′。移位寄存器81中的C0-C3，C6及移位寄存器82的C1′-C3′并行送到译码组合逻辑。译码组合逻辑由三个与门83-85和两个或门86、87组成。由与门83、84及或门86组成的译码逻辑产生数据字的第一位d0，而由与门85及或门87组成的译码逻辑产生数据字的第二位d1。它们的逻辑表达式分别为d0＝C1+
C2C3+
C2C6d1＝C1′+C2′+C3′+C0C1C2C3当要译码的三位码字移到81-82中的适当位置，时钟CL2′变为低电平，将译码组合逻辑产生的两位译码结果并行置入两位移位寄存器88中，之后CL2′升为高电平，时钟CL1′将移位寄存器88中的数据字串行移出。移位寄存器81-82的移位时钟为CL0′，时钟CL0′，CL1′及CL2′的对应关系参见图8。
参见图8为三个时钟CL0′，CL1′及CL2′的关系图。
本发明自同步能力强，峰位漂移小，编译码器结构简单。在这里需要指出，本发明只给出了一个实施例，只要不违背本发明的设计思想，可以做出各种组合来达到本发明的设计结果。
权利要求
1.一种新型三元码编码、译码设备含有移位寄存器和逻辑电路。其特征是将随机二进制数据序列变换成零的游程限在2，5之内的三元码序列，逻辑电路将第一个移位寄存器的二位数据字变换成三位码字，第二移位寄存器接收由逻辑电路产生的三位码字并将该码字移出，其逻辑电路的表达式为C0=a0a2+a1a2a3C1=
a2a4+
a2a5+a0a2a3C2=
a2a4a5+
a2a3+
a0a2a3a4a6a7或C0＝
P′a0C1＝
a0a2+
a0a3C2＝
a0a2a3+P′
a1a2a4a5C0′＝
P′a0a1C1′＝
a0a1a2+
a0a1a3C2′＝
a0a1a2a3P＝
a0a2
2.按权利要求
1所述的三元码编码设备其特征为第二移位寄存器并行接收由逻辑电路产生的三位码字并将码字串行输出。
3.按权利要求
1所述的三元码编码、译码设备其特征为第一移位寄存器串行接收、移位数据序列并将数据并行送到编码逻辑电路中。
4.一种新型三元码编码、译码设备含有移位寄存器和逻辑电路其特征是为将零的游程限在2，5之内的三元码序列反变换为相应的二元数据序列，逻辑电路将第一移位寄存器输出的三位码字反变换为所对应的二位数据字，第二个移位寄存器接收译码逻辑电路产生的数字，并将其输出，其逻辑表达式为d0＝C2+
C3C4+
C3C7d1＝
C0C1C4+C2C3+C3C4+C4C5或d0＝C1+
C2C3+
C2C6d1＝C1′+C2′+C3′+C0C1C2C3
专利摘要
一种新型三元码编码译码设备由二个移位寄存器及逻辑电路组成，按照一定的逻辑表达式可以达到零的游程限在2.5之内，并且本编码、译码设备结构简单，自同步能力强，峰位漂移小，可以广泛用于三元数字磁记录及数字通信中。
文档编号G06F3/00GK87102230SQ87102230
公开日1988年9月28日 申请日期1987年3月26日
发明者马瑞芳, 陈长林 申请人:中国科学院计算技术研究所导出引文BiBTeX, EndNote, RefMan