专利名称：通信系统中的迭代解码器与迭代解码方法
背景技术：
1.本发明领域本发明一般涉及通信系统中的接收器，具体涉及用于对输入信号进行解码的装置和方法。
2.相关技术说明在无线电通信系统如卫星系统中，或在采用W-CDMA或CDMA2000的系统中，发送器可以采用前向纠错码来保证可靠的数据发送。接收器将接收到的数据进行迭代解码，迭代解码将分支(component)解码器的输出反馈回输入端以用于解码。分支解码器输出的不是硬判定信号如高(+1)或低(-1)信号，而是软值(soft value)(如，0.7684，-0.6432…)。
将交织的序列输入给第二分支解码器，第二分支解码器对序列进行解码。迭代解码器是由至少两个分支解码器组成的。分支解码器之间的交织器对从第一分支解码器输出的帧的比特序列进行置换。当输出的解码后的交织器信号被反馈给第一分支解码器时，解交织器将解码交织后的比特按其原始顺序进行重新排序。
turbo(涡式)解码器是迭代信道解码器中的早期优秀范例。由于多次的解码迭代，迭代解码器如turbo解码器增加了纠错性能。
在传统的迭代解码方法中，进行预定次数的数据解码，而不检查在迭代解码期间是否产生了错误。通过对解交织器的输出进行硬判定解码来检查错误。
然而，在典型的迭代解码情况下，最大的解码增益一般是在最初的两次或三次解码期间获得的，尽管这点会随信道环境的变化而变化。事实上，由迭代解码导致的纠错性能会在多次解码后迅速降低。而且，经过一定次数的迭代解码后，系统资源如功耗和处理延迟会为了边缘特性增益而被消耗。例如，由于迭代解码器的反馈特征，一定次数的迭代解码会引起信号振荡。换句话说，实际上，随着解码的重复进行，已被完全纠错的数据也会开始产生错误。
通过适当地选取解码迭代的次数，可以克服阈值数(超出该数值就会产生错误的迭代次数)的问题。如果能够确定所有错误都被纠正的概率大约为1，那么迭代解码器就不需要对输入信号进行进一步的解码。可以通过几种方法来判定是否完成了解码。其中一种是，利用解码器输出的CRC(循环冗余码)检验来检验错误。因为CRC检验不会改变将要发送的信息，所以CRC检验不可能在解码后的数据中产生错误。但是，系统设计者面临的挑战是限制额外的处理延迟，在迭代解码方案中，处理延迟会与错误检验的操作相关联。因此，需要存在一种装置和方法，通过对解码后的数据执行错误检验并且不会产生过度的处理延迟，来限制迭代解码器中的迭代次数。
本发明概述因此，本发明的一个目的是提供一种迭代解码器和迭代解码方法，用于动态地确定适当的对接收到的数据进行的解码迭代的次数。
本发明的另一个目的是提供一种迭代解码器和迭代解码方法，其中，对每个分支解码器的输出进行检验，以确定是否在解码时产生了错误。
本发明的第三个目的是提供一种迭代解码器和迭代解码方法，其中，对每个分支解码器的输出进行检验，以确定是否在解码时产生了错误，并且，如果没有检测到错误，则立刻停止解码。
本发明的第四个目的是，提供一种迭代解码器和迭代解码方法，其中，解码时在对每个分支解码器的输出进行错误检验的期间，使处理延迟达到最小。
本发明的第五个目的是，提供一种迭代解码器和迭代解码方法，其中，在连续模式中，对每个分支解码器的输出进行检验，以确定是否在解码时产生了错误，并且，如果没有检测到错误，则立刻停止解码。
本发明的第六个目的是，提供一种迭代解码器和迭代解码方法，其中，在连续模式中，当分支解码器的输出是按照原始次序进行排序时，对每个分支解码器的输出进行检验，以确定是否在解码时产生了错误，并且，如果没有检测到错误，则立刻停止解码。
本发明的第七个目的是，提供一种迭代解码器和迭代解码方法，其中，，当每个分支解码器以连续模式运行时，在对第一分支解码器中的一帧完成解码的同时，对该帧进行错误检验，并且，如果没有检测到错误，则立刻停止解码。
总之，为了实现上述或其它目的，提供了一种迭代解码器。在迭代解码器中，第一加法器具有用于接收信息码元的第一端口以及第二端口；第一分支解码器与第一加法器相连，用于接收第一奇偶校验码元，并采用第一奇偶校验码元和第一加法器的输出信号，对信息码元进行解码；减法器具有用于接收第一分支解码器的输出的第三端口以及第四端口；交织器连接第二加法器的输出，用于对从第一分支解码器接收到的解码后的信息码元进行交织；第二分支解码器接收交织器的输出以及第二奇偶校验码元，并采用接收到的信号对交织器输出的信息码元进行解码；解交织器对第二分支解码器的输出进行解交织；第三加法器具有用于接收解交织器的输出的第五端口以及用于接收第二加法器的反相输出的第六端口，第三加法器的输出与第二端口相连，而第三加法器的反相输出与第四端口相连；硬判定装置将从第一分支解码器接收到的解码后的码元转换为二进制信息比特；错误检测器对从硬判定装置接收到的二进制信息比特中的错误进行检验，并且，如果没有检测到错误，则生成无错误信号；输出缓冲器存储从硬判定装置接收到的二进制信息比特，并对应于无错误信号，输出存储的二进制信息比特。
在具有预定最大迭代次数的迭代解码器的迭代解码方法中，包括下列步骤对输入帧信号进行迭代解码；在完成预定迭代次数之前，对解码后的帧数据中的错误进行检验；并且，如果没有检测到错误，则输出解码后的帧。
附图的简要说明通过参照附图以及下面的详细说明，将会更清楚地理解本发明的上述和其它目的、特征和优点，附图中图1是表示按照本发明的实施例，具有1/3的代码速率的迭代解码器的方框图；图2是表示按照本发明的实施例图1所示的迭代解码器的方框图，用于说明迭代解码器的操作；以及图3是表示按照本发明的实施例，迭代解码方法的流程图。
优选实施例的详细描述下面将参照
本发明的优选实施例。在下面的说明中，没有详细说明公认的功能或结构，以避免出现不必要的细节而混淆本发明。
图1是表示按照本发明的实施例，具有1/3的代码速率的迭代解码器的方框图。
第一、第二以及第三输出信号是经过接收器(未显示)中解调器(未示出)解调并进行量化后的信号。第一、第二以及第三分别是系统信号Xk、奇偶校验信号Y1k、以及另一个奇偶校验信号Y2k。第二和第三输入信号是加在原始数据上用于纠错的冗余值，并由发送器进行turbo编码和交织。
第一和第二分支解码器120和150分别能够以连续模式进行操作。RESOVA(寄存器交换软输出Viterbi(维特比)算法)解码器可以用作第一和第二分支解码器130和150。对于一组比特如一帧的每个软信号值的输入，第一和第二分支解码器120和150顺序地输出每个解码后的软信号值。在连续模式中，如果忽略与初始窗口大小或解码深度D一样长的延迟，则对于下一个端点的一个软信号值，第一和第二分支解码器120和150无延迟地输出一个编码的软信号值。电平判定器185经过硬判定将每个从第一分支解码器120中输出的解码后的软信号值转换为高值或低值，然后无延迟地加到误差检验器190。误差检验器可以是CRC检验器。
由于信号值的传递没有经过任何延迟，因此当第一分支解码器120完成对软信号值的一帧的解码时，误差检验器190也同时完成了对该帧软信号值的误差检验。也就是说，电平判定器185经过硬判定将每个从第一分支解码器120中输出的解码后的软信号值转换为高值或低值，然后一个比特接一个比特地应用于误差检验器190。电平判定器185的输出存储在输出缓冲器195中。根据硬件，第一分支解码器120在每个计数时钟输出一个解码后的软信号值，并将其无延迟地馈送给误差检验器190的每个寄存器。这样，第一分支解码器120中对一帧的解码与误差检验器190中对帧的错误检验同时完成。
如果在输入帧中没有检测到错误，那么错误检验器190就停止迭代解码并输出存储在输出缓冲器195中的一个解码后的帧。另一方面，如果检测到错误，那么错误检验器190在第二分支解码器150的解码期间再次执行错误检验。可以执行预定次数的迭代解码。
加法器110将Xk与从第二减法器170反馈的非本征信息信号EXT2相加。EXT2不存在于初始解码中，而是在第二分支解码器150中进行解码所产生的信号分量。从第一加法器110的相加信号(XK＋EXT2)的输入以及Y1k，第一分支解码器120输出包括XK、EXT1、EXT2分量的初级解码信号。第一减法器130从第一分支解码器120的输出中减去EXT2分量。即，在节点NA的信号包括XK和EXT1分量。电平判定器185经过硬判定解码，将以初始次序排序的第一分支解码器120输出信号(包括XK、EXT1以及EXT2)转换为高值或低值，并将转换后的值无延迟地馈送给错误检验器190。
交织器140通过交织将从第一减法器130接收到的信号(XK＋EXT1)的比特顺序进行置换，并输出包括XK和EXT1分量的交织后的信号。第二分支解码器150对交织器140的输出和Y2K进行解码，并输出包括XK、EXT1以及EXT2分量的次级解码信号。解交织器160通过解交织，按初始数据次序对第二分支解码器的输出进行重新排序。第二减法器170将从解交织器160接收到的包括XK、EXT1以及EXT2分量的经过重新排序解码的软信号，减去从节点NA接收到的信号(XK和EXT1)。将差值信号作为非本征信息信号EXT1反馈给第一减法器110。
在解交织器160通过如上所述地对第二分支解码器150的输出进行解交织，从而按初始数据次序对XK进行重新排序后，错误检验器190通过电平判定器180能够检验接收到的解交织器160的输出中的错误。
正如上述的迭代解码过程，从第一或第二分支解码器120或150输出的软信号值一般具有改善了的纠错特性。错误检验器190对每个分支解码器的输出进行错误检验，直到解码器之中的一个的输出在某时间点没有错误。这时，错误检验器190停止迭代解码，并且输出缓冲器195输出没有错误的解码后的信号。也就是说，如果在完成预定的迭代次数之前，解码后的数据就已没有错误，则停止迭代解码，将无错误的解码后的数据输出，然后输入下一帧。
在图1所示的迭代解码器中，在硬件中没有附加处理延迟的情况下，对每个解码器的输出进行的检错以及解码可以同时进行。如果检验时没有检测到错误，那么可以立即停止迭代解码。因此，能够防止过多的解码，这就防止了系统资源的过度使用以及由过多解码引起的错误。
在错误检验器190中对第二分支解码器150的输出进行检错前，解交织器160通过解交织，按初始数据次序对第二解码器150的输出进行重新排序。因此，错误检验器190能够在一帧的延迟后，检验第二分支解码器150的输出中的错误。当迭代解码器的输出以初始数据次序排序时，对其进行错误检验。
图2是表示按照本发明的实施例，图1中的错误检验器190的操作的方框图。此处，假设错误检验器190是CRC错误检验器。
参照图2，CRC错误检验器是由移位寄存器232和238串联而成的。将CRC多项式系数G1222到G15226预先设置为0或1。“异或”门212到218对系数和移位寄存器的输出进行“异或”操作。当时钟计数为0时，第一分支解码器120没有输出，并且CRC错误检验器不工作。当时钟计数为D，而D与第一分支解码器120的解码深度相等时，CRC错误检验器对第一分支解码器120的硬判定输出进行CRC检验，同时按图2所示对其进行一个比特接一个比特的移位。也就是说，第一分支解码器在每个计数时钟，将信号值输出给移位寄存器，同时，CRC错误检验器计算出并发位(sundrome)。因此，CRC错误检验器能够在第一分支解码器完成对一帧的解码的同时，对该帧中的错误进行检验。
关于CRC错误检验器操作的详细说明，请参见“错误控制编码原理以及应用(Error Control CodingFundamentals and Applications)”，Shu Lin和Daniel J.Costello JR.，Prentice Hall，p.99。
图3是表示按照本发明的实施例，迭代解码方法的流程图。
参照图3，在步骤310，错误检验器190在控制器的控制下进行初始化。错误检验器190的初始化与移位寄存器的初始化相同。在步骤320，控制器将迭代计数设置为1，在步骤330，第一分支解码器120对输入软值进行解码并顺序地输出解码后的软值。同时，错误检验器190无延迟地接收第一分支解码器120的硬判定输出，并在控制器的控制下检验接收到的信号中的错误。因此，分别在第一分支解码器120和错误检验器190中对一帧进行的解码和错误检验是同时完成的。
在步骤340，如果错误检验器没有检测到错误，则在步骤390停止解码，并在控制器的控制下通过输出缓冲器195输出解码后的帧。另一方面，如果在步骤340存在错误，那么在步骤350，第二分支解码器150在控制器的控制下，对软信号值的帧进行解码，并顺序地输出解码后的软信号值。在控制器的控制下，错误检验器190对硬判定解交织器输出中的错误进行检验，也就是说，对第二分支解码器150的输出中错误进行检验。如果在步骤360没有产生错误，那么错误检验器190在控制器的控制下执行步骤390。如果在步骤360产生了错误，那么在步骤370，控制器判定当前的迭代计数是否超过了最大的迭代值。如果前者大于或等于后者，那么控制器删除输出缓冲器195的内容。如果不是，那么控制器在步骤380将迭代计数加1，并返回步骤330。
按照上述本发明实施例中的迭代解码器和迭代解码方法，如果没有错误地对多数输入信号解码并且在错误检验中没有处理延迟，则立即停止迭代解码。从而节约了系统资源。
尽管本发明是参照其特定的优选实施例来描述的，但本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明特定精神和范围的情况下，可以对其进行形式和细节的各种修改。
权利要求
1.一种迭代解码器，包括第一加法器，具有用于接收信息码元的第一端口和用于接收非本征信息信号EXT2的第二端口；第一分支解码器，用于接收第一奇偶检验码元，并用于通过采用第一奇偶检验码元和第一加法器的输出对信息码元进行解码；第一减法器，具有用于接收第一分支解码器的输出的第三端口和用于接收非本征信息信号EXT2的反转信号的第四端口；交织器，与第一减法器的输出相连，用于对从第一分支解码器接收到的解码后的信息码元进行交织；第二分支解码器，用于接收交织器的输出和第二奇偶检验码元，并通过采用接收到的信号对交织器输出的信息码元进行解码；解交织器，用于对第二分支解码器的输出进行解交织；第二减法器，具有用于接收解交织器的输出的第五端口和用于接收第一减法器的反转的输出的第六端口，所述第三加法器的输出端与第二端口相连，反转输出端与第四端口相连；硬判定装置，用于通过硬判定代码将从第一分支解码器接收到的输出转换为二进制信息比特；错误检测器，用于检验从硬判定装置接收到的二进制信息比特中的错误，并且在没有检测到错误时生成无错误信号；以及输出缓冲器，用于存储从硬判定装置接收到的二进制信息比特，并对应于无错误信号，输出存储的二进制信息比特。
2.如权利要求1所述的迭代解码器，其中，第一和第二分支解码器以连续模式进行操作。
3.如权利要求1所述的迭代解码器，其中，错误检测器是CRC(循环冗余码)错误检验器。
4.一种具有预定最大迭代次数的迭代解码装置，包括迭代解码器，用于对输入帧进行解码，并在完成预定迭代次数之前，输出解码后的帧数据；错误检测器，用于检测从迭代解码器接收到的解码后的帧数据中的错误；其中，检验解码后的帧数据中是否有错误，如果没有错误，则输出解码后的帧数据。
5.如权利要求4所述的迭代解码装置，其中，解码后的帧数据是具有两个解码器的迭代解码器中的至少一个分支解码器的输出。
6.如权利要求4所述的迭代解码装置，其中，在将解码后的帧以原始数据次序重新排序时，错误检测器对解码后的帧数据执行错误检验。
7.如权利要求5所述的迭代解码装置，其中，错误检测器对迭代解码器的第一分支解码器的解码后的帧数据执行错误检测。
8.如权利要求4所述的迭代解码装置，其中，迭代解码器包括第一加法器，具有用于接收信息码元的第一端口和用于接收非本征信息信号EXT2的第二端口；第一分支解码器，用于接收第一奇偶检验码元，并用于通过采用第一奇偶检验码元和第一加法器的输出信号对信息码元进行解码；第一减法器，具有用于接收第一分支解码器的输出的第三端口和用于接收非本征信息信号EXT2的反转信号的第四端口；交织器，与第一减法器的输出相连，用于对从第一分支解码器接收到的解码后的信息码元进行交织；第二分支解码器，用于接收交织器的输出和第二奇偶检验码元，并用于通过采用接收到的信号对交织器输出的信息码元进行解码；解交织器，用于对第二分支解码器的输出进行解交织；以及第二减法器，具有用于接收解交织器的输出的第五端口和用于接收第二加法器的反转的输出的第六端口，所述第二减法器的输出端与第二端口相连，反转输出端与第四端口相连；
9.如权利要求8所述的迭代解码装置，其中，错误检测器对第一分支解码器的输出执行错误检测。
10.如权利要求8所述的迭代解码装置，其中，第一和第二分支解码器以连续模式进行操作。
11.如权利要求8所述的迭代解码装置，其中，错误检测器是循环冗余码(CRC)错误检验器。
12.如权利要求8所述的迭代解码装置，其中，错误检测器对解交织器的输出执行错误检测。
13.如权利要求8所述的迭代解码装置，其中，错误检测器接收第一分支解码器与解交织器中的一个的输出，并对每个输出执行错误检测
14.一种具有预定最大迭代次数的迭代解码器的迭代解码方法，包括下列步骤对输入帧信号进行迭代解码；在完成预定迭代次数之前，检验解码后的帧数据中的错误；以及如果没有检测到错误，则输出解码后的帧。
15.如权利要求14所述的迭代解码方法，其中，解码后的帧数据是迭代解码器中的至少一个分支解码器的输出。
16.如权利要求15所述的迭代解码方法，其中，在将解码后的帧以原始数据次序重新排序时，对解码后的帧数据进行错误检验。
17.如权利要求15所述的迭代解码方法，其中，对迭代解码器的第一分支解码器的解码后的帧数据执行错误检验。
18.如权利要求14所述的迭代解码方法，其中，迭代解码器执行的步骤包括下列步骤将信息码元与非本征信息信号EXT2相加；采用第一奇偶检验码元和与非本征信息信号EXT2相加的信息码元，对信息码元进行第一解码；减去第一解码后的信息码元以及非本征信息信号EXT2的反转信号；对减去非本征信息信号EXT2的反转信号的第一解码后的信息码元进行交织；采用交织后的信息码元和第二奇偶检验码元，执行第二解码；以及对第二解码后的信息码元进行解交织；以及。
19.如权利要求18所述的迭代解码方法，其中，对第一分支解码器的输出执行错误检验。
20.如权利要求18所述的迭代解码方法，其中，第一和第二分支解码器以连续模式进行操作。
21.如权利要求18所述的迭代解码方法，其中，对循环冗余码(CRC)错误执行错误检验。
22.如权利要求18所述的迭代解码方法，其中，对解交织器的输出执行错误检验。
全文摘要
一种迭代解码器和迭代解码方法。在迭代解码器中,第一加法器具有用于接收信息码元的第一端口和第二端口;第一分支解码器与第一加法器相连,用于接收第一奇偶检验码元,并采用第一奇偶检验码元和第一加法器的输出信号对信息码元进行解码;第一减法器具有用于接收第一分支解码器的输出的第三端口,以及第四端口;交织器与第二加法器的输出相连,用于对从第一分支解码器接收到的解码后的信息码元进行交织;第二分支解码器接收交织器的输出和第二奇偶检验码元,并采用接收到的信号对交织器输出的信息码元进行解码;解交织器对第二分支解码器的输出进行解交织;第三加法器具有用于接收解交织器的输出的第五端口和用于接收第二加法器的反转后的输出的第六端口,第三加法器的输出端与第二端口相连,反转输出端与第四端口相连;硬判定装置将从第一分支解码器接收到的解码后的码元转换为二进制信息比特;错误检测器检验从硬判定装置接收到的二进制信息比特中的错误,并且在没有检测到错误时生成无错误信号;以及输出缓冲器对从硬判定装置接收到的二进制信息比特进行存储,并且,对应于无错误信号,输出存储的二进制信息比特。
文档编号H03M13/45GK1332905SQ99815196
公开日2002年1月23日 申请日期1999年12月30日 优先权日1998年12月31日
发明者金潣龟, 金炳朝, 李永焕, 崔舜在 申请人:三星电子株式会社