一种抑制数字时钟的高次谐波干扰的电路和方法
【技术领域】
[0001]本发明涉及电子技术领域，尤其涉及一种抑制数字时钟的高次谐波干扰的电路和方法。
【背景技术】
[0002]单片系统(全称！System On Chip，简称:S0C)集成是实现低成本、高性能系统的一个重要途径，即在同一个硅衬底上集成大规模数字电路和高性能的射频模拟电路。如图1所示，在数模混合电路中，数字电路会产生大量的数字噪声，这些噪声会对射频模拟电路的性能造成一定的影响，如图2所示，数字电路翻转所产生的噪声电流通过衬底传输到同一芯片上的射频模拟电路上，会大大降低射频模拟电路的性能，同时数字电路翻转通过电源耦合也会对射频模拟电路造成很大影响。
[0003]现有技术一公开的技术方案是:增加隔离环以提升隔离度，以保证干扰源产生的噪声经过传播路径的隔离后到达被干扰电路的噪声幅度小于被干扰电路容忍幅度，即满足公式:干扰源(dBm)-隔离度(dB)〈干扰受体指标要求；但增加隔离环只能降低低频干扰信号对射频模拟电路的影响，对于高频信号如数字电路的工作时钟的高次谐波，其隔离环的隔离度会迅速降低；
[0004]现有技术二公开的技术方案是:任意调节数字电路的工作时钟的时钟频率，使得工作时钟和其谐波的干扰能避开比较敏感的频带范围；但无线射频频带有几十个，数字电路无论选择任何时钟频率，其谐波都有可能落入部分射频频带的带内，如图3所示，因此，单纯改变工作时钟频点的方法是不够的。
【发明内容】
[0005]本发明提供一种抑制数字时钟的高次谐波干扰的电路和方法，可以降低工作时钟的谐波落入敏感频段内的能量，进而抑制数字电路的工作时钟的高次谐波的干扰。
[0006]本发明第一方面提供了一种抑制数字时钟的高次谐波干扰的电路，包括:
[0007]用于产生高频时钟信号的数字锁相环；
[0008]与所述数字锁相环相连的数字时钟生成电路，用于根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式，并根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟。
[0009]在第一方面的第一种可能的实现方式中，所述占空比配置模式包括等占空比配置模式和非等占空比配置模式；
[0010]所述数字时钟产生电路具体用于:
[0011 ] 若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，则选择所述非等占空比配置模式；
[0012]若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，则选择所述等占空比配置模式。
[0013]在第一方面的第二种可能的实现方式中，所述数字时钟生成电路包括计数器、占空比模式寄存器、选择器、相等比较器、大于等于比较器和输出寄存器，所述占空比模式寄存器存储有等占空比模式对应的第一配置值、非等占空比模式对应的第二配置值以及分频系数高位，其中:
[0014]所述选择器的控制端与所述占空比模式寄存器的输出端相连，所述选择器的第一输入端接入所述第一配置值，所述选择器的第二输入端接入所述第二配置值，所述选择器的输出端与所述相等比较器的第一输入端相连，所述相等比较器的第二输入端与所述计数器的输出端相连，所述相等比较器的输出端与所述输出寄存器的清零端相连，
[0015]所述大于等于比较器的第一输入端与所述计数器的输出端相连，所述大于等于比较器的第二输入端接入所述分频系数高位，所述大于等于比较器的输出端分别与所述计数器的清零端和所述输出寄存器的置位端相连，
[0016]所述计数器的输入端和所述输出寄存器的输入端接入所述数字锁相环产生的高频时钟信号，所述输出寄存器的输出端输出所述数字电路的工作时钟。
[0017]结合第一方面的第二种可能实现方式，在第三种可能的实现方式中，若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，所述选择器则控制所述输出端输出所述第二配置值，以使输出的所述工作时钟的占空比不等于50% ;
[0018]若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，所述选择器则控制所述输出端输出所述第一配置值，以使输出的所述工作时钟的占空比等于 50%o
[0019]结合第一方面的第二种可能实现方式，在第四种可能的实现方式中，当所述计数器的计数值等于所述选择器的输出值时，所述相等比较器对所述输出寄存器进行清零；
[0020]当所述计数器的计数值大于或等于所述分频系数高位时，所述大于等于比较器对所述输出寄存器进行置位，并对所述计数器进行清零。
[0021]相应地，本发明第二方面还提供了一种抑制数字时钟的高次谐波干扰的方法，包括:
[0022]通过数字锁相环产生高频时钟信号；
[0023]根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式；
[0024]根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟。
[0025]在第二方面的第一种可能的实现方式中，所述占空比配置模式包括等占空比配置模式和非等占空比配置模式；
[0026]所述根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式包括:
[0027]若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，则选择所述非等占空比配置模式；
[0028]若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，则选择所述等占空比配置模式。
[0029]结合第二方面或第二方面的第一种可能实现方式，在第二种可能的实现方式中，所述模拟电路包括至少两个工作频段；
[0030]所述根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式之前，所述方法还包括:
[0031]检测处于所述模拟电路的工作频段内的所述数字电路的工作时钟频点的谐波的次数；
[0032]若检测到的所述谐波的次数的奇偶性相同，则将所述模拟电路的任一所述工作频段作为所述目标工作频段。
[0033]结合第二方面的第二种可能实现方式，在第三种可能的实现方式中，若检测到的所述谐波的次数的奇偶性不同，所述方法还包括:
[0034]检测处于所述模拟电路的工作频段内的各个所述谐波的能量；
[0035]将检测到的所述能量最大的谐波对应的所述模拟电路的工作频段作为所述目标工作频段。
[0036]实时本发明，具有以下有益效果:
[0037]本发明可以根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式，并根据该占空比配置模式和该数字电路的工作时钟频点，将高频时钟信号转换为该数字电路的工作时钟，通过控制数字电路的工作时钟的占空比，降低了工作时钟的谐波落入敏感频段内的能量，进而抑制了数字电路的工作时钟的高次谐波的干扰。
【附图说明】
[0038]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0039]图1是现有技术的中射频数模干扰示意图；
[0040]图2是现有技术的数字电路对射频模拟电路的干扰示意图；
[0041]图3是现有技术的谐波干扰射频频段信号的示意图；
[0042]图4是本发明提供的一种抑制数字时钟的高次谐波干扰的电路的示意图；
[0043]图5是数字电源噪声实测示意图；
[0044]图6是不同谐波和占空比能量对比示意图；
[0045]图7是非等占空比时钟示意图；
[0046]图8是等占空比时钟示意图；
[0047]图9是不同谐波和占空比能量衬底仿真对比示意图；
[0048]图10是本发明提供的一种抑制数字时钟的高次谐波干扰的方法示意图。
【具体实施方式】
[0049]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0050]本发明实施例提供一种抑制数字时钟的高次谐波干扰的电路，可以通过控制数字电路的工作时钟的占空比，降低工作时钟的谐波落入敏感频段内的能量，进而抑制数