谐波在所述模拟电路的目标工作频段内，则选择所述非等占空比配置模式；若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，则选择所述等占空比配置模式。
[0082]其中，若所述模拟电路只有一个工作频段，则将所述工作频段作为所述目标工作频段；
[0083]若所述模拟电路包括至少两个工作频段，则检测处于所述模拟电路的工作频段内的所述数字电路的工作时钟频点的谐波的次数，若检测到的所述谐波的次数的奇偶性相同，如都为偶次谐波或都为奇次谐波，则将所述模拟电路的任一所述工作频段作为所述目标工作频段，假设，所述数字电路的工作时钟频点为245.76MHz，所述模拟电路包括两个工作频段，分别为 1710 ?1785MHz 和 3600 ?3800MHz，245.76MHz 的 7 次谐波为 1720.32MHz，处于 1710 ?1785MHz 频段内，245.76MHz 的 15 次谐波为 3686.4MHz，处于 3600 ?3800MHz频段内，7次谐波和15次谐波的次数都为奇次谐波，因此，可以在该两个工作频段内任选一工作频段作为所述目标工作频段；
[0084]若检测到的所述谐波的次数的奇偶性不同，如一个为奇次谐波，另一个为偶次谐波，进一步可以检测处于所述模拟电路的工作频段内的各个所述谐波的能量，将检测到的所述能量最大的谐波对应的所述模拟电路的工作频段作为所述目标工作频段，假设，所述数字电路的工作时钟频点为245.76MHz，所述模拟电路包括两个工作频段，分别为1710?1785MHz 和 1920 ?1980MHz，245.76MHz 的 7 次谐波为 1720.32MHz，处于 1710 ?1785MHz频段内，245.76MHz的8次谐波为1966.08MHz，处于1920?1980频段内，检测到的所述谐波的次数的奇偶性不同，则进一步245.76MHz的7次谐波的能量和8次谐波的能量，能量越大对模拟电路的影响越大，因此，将检测到的能量最大的谐波对应的模拟电路的工作频段作为所述目标工作频段，假设，7次谐波的能量大于8次谐波的能量，则将1710?1785MHz作为模拟电路的目标工作频段。
[0085]步骤S103，根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟；
[0086]可理解的是，如何根据占空比配置模式和数字电路的工作时钟频点，将高频时钟信号转换为数字电路的工作时钟，可以参考图4所述实施例中数字时钟产生电路42的相关描述，在此不再赘述。
[0087]需要说明的是，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其他实施例的相关描述。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明实施例所必须的。
[0088]本发明实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。
[0089]本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory, ROM)或随机存储记忆体(Random AccessMemory, RAM)等。
[0090]以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。
【主权项】
1.一种抑制数字时钟的高次谐波干扰的电路，其特征在于，包括: 用于产生高频时钟信号的数字锁相环； 与所述数字锁相环相连的数字时钟生成电路，用于根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式，并根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟。
2.如权利要求1所述的电路，其特征在于，所述占空比配置模式包括等占空比配置模式和非等占空比配置模式； 所述数字时钟产生电路具体用于: 若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，则选择所述非等占空比配置模式； 若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，则选择所述等占空比配置模式。
3.如权利要求1所述的电路，其特征在于，所述数字时钟生成电路包括计数器、占空比模式寄存器、选择器、相等比较器、大于等于比较器和输出寄存器，所述占空比模式寄存器存储有等占空比模式对应的第一配置值、非等占空比模式对应的第二配置值以及分频系数高位，其中: 所述选择器的控制端与所述占空比模式寄存器的输出端相连，所述选择器的第一输入端接入所述第一配置值，所述选择器的第二输入端接入所述第二配置值，所述选择器的输出端与所述相等比较器的第一输入端相连，所述相等比较器的第二输入端与所述计数器的输出端相连，所述相等比较器的输出端与所述输出寄存器的清零端相连， 所述大于等于比较器的第一输入端与所述计数器的输出端相连，所述大于等于比较器的第二输入端接入所述分频系数高位，所述大于等于比较器的输出端分别与所述计数器的清零端和所述输出寄存器的置位端相连， 所述计数器的输入端和所述输出寄存器的输入端接入所述数字锁相环产生的高频时钟信号，所述输出寄存器的输出端输出所述数字电路的工作时钟。
4.如权利要求3所述的电路，其特征在于， 若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，所述选择器则控制所述输出端输出所述第二配置值，以使输出的所述工作时钟的占空比不等于50% ； 若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，所述选择器则控制所述输出端输出所述第一配置值，以使输出的所述工作时钟的占空比等于50%。
5.如权利要求3所述的电路，其特征在于， 当所述计数器的计数值等于所述选择器的输出值时，所述相等比较器对所述输出寄存器进行清零； 当所述计数器的计数值大于或等于所述分频系数高位时，所述大于等于比较器对所述输出寄存器进行置位，并对所述计数器进行清零。
6.一种抑制数字时钟的高次谐波干扰的方法，其特征在于，包括: 通过数字锁相环产生高频时钟信号； 根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式； 根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟。
7.如权利要求6所述的方法，其特征在于，所述占空比配置模式包括等占空比配置模式和非等占空比配置模式； 所述根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式包括: 若所述数字电路的工作时钟频点的奇次谐波在所述模拟电路的目标工作频段内，则选择所述非等占空比配置模式； 若所述数字电路的工作时钟频点的偶次谐波在所述模拟电路的目标工作频段内，则选择所述等占空比配置模式。
8.如权利要求6-7任一项所述的方法，其特征在于，所述模拟电路包括至少两个工作频段； 所述根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式之前，所述方法还包括: 检测处于所述模拟电路的工作频段内的所述数字电路的工作时钟频点的谐波的次数； 若检测到的所述谐波的次数的奇偶性相同，则将所述模拟电路的任一所述工作频段作为所述目标工作频段。
9.如权利要求8所述的方法，其特征在于，若检测到的所述谐波的次数的奇偶性不同，所述方法还包括: 检测处于所述模拟电路的工作频段内的各个所述谐波的能量； 将检测到的所述能量最大的谐波对应的所述模拟电路的工作频段作为所述目标工作频段。
【专利摘要】本发明公开了一种抑制数字时钟的高次谐波干扰的电路，包括：用于产生高频时钟信号的数字锁相环；与所述数字锁相环相连的数字时钟生成电路，用于根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式，并根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟。相应地，本发明还公开了一种抑制数字时钟的高次谐波干扰的方法。采用本发明，可以降低工作时钟的谐波落入敏感频段内的能量，进而抑制数字电路的工作时钟的高次谐波的干扰。
【IPC分类】H03L7-08
【公开号】CN104852729
【申请号】CN201510175282
【发明人】孙仁杰
【申请人】华为技术有限公司
【公开日】2015年8月19日
【申请日】2015年4月14日