跳频背景下的多调制方式多速率信号的快速数字滤波方法
【技术领域】
[0001] 本发明涉及数字信号处理技术领域，特别涉及一种跳频背景下的多调制方式多速 率信号的快速数字滤波方法。
【背景技术】
[0002] 为了保证调制信号的质量，通信系统发射部分的方案都是数字中频调制方案，具 体到数字处理部分，处理的流程为极性映射一星座映射一成形滤波一内插滤波一数字上变 频，其中内插滤波由于速率的关系可能会多级实现。在传统的通信系统中，调制器的调制方 式和符号速率一般是恒定的，发送方式为连续发送或突发发送；如果是突发发送，在突发的 时间内数据的符号数也往往足够多（至少几百个）。
[0003] 随着通信技术的发展，新型跳频系统的处理调制器与传统通信系统的处理调制器 相比，有如下显著区别：1)有多种调制方式，如调制方式除了PSK还有FSK;2)项目中采用 了跳频体制，每一跳的符号速率独立且符号速率有多种；3)对于较低的符号速率，一跳的 符号数只有十几个甚至更少。
[0004] 新型的调制器所呈现的新特点给数字调制的设计实现带来了困难，跳频系统对于 信号中数据的位置要求非常严格，如果采用传统的实现方法，由于滤波处理必然导入延时， 就满足不了这种要求，对于低符号速率尤其明显。并且对于多调制方式多速率信号，传统的 实现方法需要在数字上变频模块之前实现多个独立并行的处理模块群，个数的多少取决于 调制方式的种类和信息速率的多少，其实现资源是非常可观的，这对于芯片性能提出了很 高的要求，并且大大增加了硬件设计的复杂度，不利于产品的设计与实现。
【发明内容】
[0005] 本发明的技术解决问题为：克服现有技术的不足，给出了一种跳频背景下的多调 制方式多速率信号的快速数字滤波方法，通过一种输出信号与输入信号等长可变系数可连 续处理的滤波器，满足了跳频系统对信号中数据位置的严格要求；对于多调制方式和多速 率信号可以共用，降低了复杂度，节省了资源，具有较大的使用价值。
[0006] 本发明采用的技术方案为：
[0007] 跳频背景下的多调制方式多速率的快速数字滤波方法，步骤如下：
[0008] (1)信号处理单元对外部输入的多调制方式多速率的跳频信号进行处理，确定采 样倍数；
[0009] 具体为：对于多调制方式多速率信号，找到所有信号信息速率的最小公倍数作为 进入成形滤波器的处理速率，以确定不同调制方式不同速率信号的采样倍数；
[0010] (2)根据步骤（1)中确定的不同调制方式不同速率信号的采样倍数，对各个信号 进行第一次上采样，再将第一次上采样之后的信号以串行方式输出给成形滤波器；
[0011] (3)成形滤波器对输入到其中的串行多调制方式多速率跳频信号进行成形滤波， 输出多调制方式等速率信号；
[0012] (4)对步骤（3)中输出的多调制方式等速率信号再次进行第二次上采样，第二次 上采样倍数为预设值G，第二次上采样之后的信号输出给内插滤波器；
[0013] (5)内插滤波器对所述第二次上采样后的信号进行采样率变换之后输出，完成所 述跳频背景下的多调制方式多速率跳频信号的快速数字滤波。
[0014] 所述成形滤波器和内插滤波器均为输出信号与输入信号等长的滤波器。
[0015] 所述成形滤波器和内插滤波器均采用FIR滤波器。
[0016] 所述步骤⑶具体为：
[0017](1)、将进入成形滤波器的数据写入长度为2L+N的RAM中，RAM的起始位置为1，终 止位置为2L+N;写入数据的起始地址为L+1，终止地址为L+N，其余RAM位置填充0,下一跳 数据再循环在L+1到L+N地址间顺序写入，之后进入步骤（2);
[0018] 其中，N为进入成形滤波器的一跳数据的长度，成形滤波器为偶数阶时，其系数的 长度为2L+1，成形滤波器为奇数阶时，其系数的长度为2L;
[0019](2)、当成形滤波器为偶数阶时，在地址为L+i位置写入数据后，i为正整数，将RAM 地址为N-L+i-l:N+L+i-l，i彡L或i-L:i+L，i>L的2L+1个数据一次读出，RAM的读时钟大 于写时钟；若读时钟无法一次将2L+1个数据读出，重复步骤（1)将数据同时写入M个相同 的RAM中，在一个写时钟内其中M-I个RAM-次将2IV(M-1)个数据读出，另一个RAM-次 将一个数据读出，M等于滤波器系数的长度2L+1与RAM读写时钟倍数的比值向上取整；
[0020] 当成形滤波器为奇数阶时，在地址为L+i位置写入数据后，i为正整数，将RAM地址 为N-L+i+l:N+L+i，i〈L，或i+l-L:i+L，i彡L，的2L个数据一次读出，RAM的读时钟大于写 时钟；若读时钟无法一次将2L个数据读出，重复步骤（1)将数据同时写入M个相同的RAM 中，在一个写时钟内每个RAM-次将2L/M个数据读出，M等于滤波器系数的长度2L与RAM 读写时钟倍数的比值向上取整；
[0021] (3)、当成形滤波器为偶数阶时，将读出来的数据首尾相加之后，再与成形滤波器 的系数进行乘法运算，乘法次数为L+1次，再将各自的乘积相加得到输出；
[0022] 当成形滤波器为奇数阶时，将读出来的数据首尾相加之后，再与成形滤波器的系 数进行乘法运算，乘法次数为L次，再将各自的乘积相加得到输出；
[0023](4)、在下一个地址为L+i+1的位置写入数据，重复步骤⑵~（3);
[0024](5)、截取第j次写地址为2L+1到第j+1次写地址为2L之间所读取RAM空间的数 据计算得到的N个输出值作为最终的成形滤波器输出的第j跳信号，该信号即为多调制方 式等速率信号。
[0025] 所述步骤（5)具体为：
[0026](1)、将进入内插滤波器的数据写入长度为2K+G?N的RAM中，RAM的起始位置为 1，终止位置为2K+G?N;写入数据的起始地址为K+1，终止地址为K+G?N，其余RAM位置填 充0,下一跳数据再循环在K+1到K+G?N地址间顺序写入，之后进入步骤（2);
[0027] 其中，G*N为进入内插滤波器的一跳数据的长度，内插滤波器为偶数阶时，其系数 的个数为2K+1，内插滤波器为奇数阶时，其系数的个数为2K;
[0028] (2)、当内插滤波器为偶数阶时，在地址为K+i位置写入数据后，i为正整数，将RAM 地址为G?N-K+i-l:G?N+K+i-1,i彡K或i-K:i+K,i>K的 2K+1 个数据一次读出，RAM的 读时钟大于写时钟；若读时钟无法一次将2K+1个数据读出，重复步骤（1)将数据同时写入 P个相同的RAM中，在一个写时钟内其中P-I个RAM-次将2KAP-1)个数据读出，另一个RAM-次将一个数据读出，P等于滤波器系数的长度2P+1与RAM读写时钟倍数的比值向上 取整；
[0029] 当内插滤波器为奇数阶时，在地址为K+i位置写入数据后，i为正整数，将RAM地 址为G?N-K+i+l:G?N+K+i，i〈K，或i+l-K:i+K，i彡K，的2K个数据一次读出，RAM的读时 钟大于写时钟；若读时钟无法一次将2K个数据读出，重复步骤（1)将数据同时写入P个相 同的RAM中，在一个写时钟内每个RAM-次将2K/P个数据读出，P等于滤波器系数的长度 2K与RAM读写时钟倍数的比值向上取整；
[0030] (3)、当内插滤波器为偶数阶时，将读出来的数据首尾相加之后，再与内插滤波 器的系数进行乘法运算，进入滤波器数据中内插的〇可以不进行乘法运算，乘法次数为
[0031] 当内插滤波器为奇数阶时，将读出来的数据首尾相加之后，再与内插滤波器的系
将各自的乘积相加得到输出；
[0032] (4)、在下一个地址为L+i+1的位置写入数据，重复步骤⑵~（3);
[0033] (5)、截取第j次写地址为2K+1到第j+1次写地址为2K之间所读取RAM空间的数 据计算得到的G?N个输出值作为最终的内插滤波器输出的第j跳信号。
[0034] 成形滤波器系数的种类与成形滤波器输入信号速率的数量相同。
[0035] 内插滤波器系数的种类为1。
[0036] 本发明与现有技术相比具有如下有益效果：
[0037] (1)、本发明提供的多调制方式多速率信号的快速数字滤波方法，根据跳频信号的 特点，采用输出信号与输入信号等长的滤波器实现结构，满足跳频系统对每一跳信号单独 滤波的要求，保证了跳频系统信号对数据位置的严格约束。
[0038] (2)、本发明提供的多调制方式多速率信号的快速数字滤波实现方法，根据多调制 方式多速率信号的特点，对连续的不同调制方式不同速率的跳频信号进行串行处理，仅需 改变滤波器系数就可以实现成形滤波和采样率变换，有效地降低了滤波器设计和实现复杂 度，减少了硬件资源的消耗。
【附图说明】
[0039] 图1为本发明方法流程图。
[0040]图2为本发明的多调制方式多速率信号的数字滤波处理整体框图；
[0041] 图3为本发明的快速数字滤波器实现结构图。
【具体实施方式】
[0042] 下面结合附图对本发明做进一步介绍。
[0043]如图1所示，本发明提供了跳频背景下的多调制方式多速率的快速数字滤波方 法。
[0044] 信号处理单元通过对不同的多调制方式多速率信号采用不同的采样倍数，使第一 级成形滤波器输出等速率的信号；成形滤波单元对不同上采样倍数的多调制方式多速率信 号进行成形滤波，滤波器采用复用结构，串行输入，根据不同体制的信号选用不同的滤波器 系数；内插滤波单元对成形滤波输出的等采样率的多调制方式信号进行采样率变换，根据 所需的采样率变换的倍数可多级实