一种提高adc采样精度的电路结构及方法
【技术领域】
[0001]本发明属于集成电路技术领域，涉及一种提高ADC采样精度的电路结构及方法。
【背景技术】
[0002]模数转换器(ADC)目前在各个领域有着广泛的运用。模数转换器作为常用的电子装置，其作用是将模拟电路中的采集量进行转换并发送至数字电路的处理器中进行处理与分析，其工作原理是将模拟电压与数字信号进行对应，根据采集电压与参考电压基准的差值关系，以确定对应的数字量，ADC精度的提高是ADC研究中的重点，有很多研究集中在ADC本身的结构创新和算法创新，也有部分研究着力于ADC外部电路的创新来提高其精度。对于一款ADC，当采样点幅值越接近于参考电压的时候，相对误差较小，但是采样点幅值远小于参考电压的时候，相对误差会越来越大。如果输入信号是一正弦信号，从最高点到最低点期间采样点幅值在慢慢变小，相对误差有变大的趋势，如何通过外部电路创新有效的改善这一问题来提高ADC的精度，有着较大的研究意义和运用价值。
【发明内容】
[0003]本发明的目的在于克服上述现有技术的缺点，提供了一种提高ADC采样精度的电路结构及方法，该装置及方法能够提高ADC采样精度。
[0004]为达到上述目的，本发明所述的提高ADC采样精度的电路结构，其特征在于，包括信号输入端、1dB衰减模块、二选一控制开关、ADC、第一 20dB增益模块、第二 20dB增益模块、第三20dB增益模块、四选一控制开关及FPGA ;
[0005]信号输入端与1dB衰减模块的输入端及二选一控制开关的第一个输入端相连接，1dB衰减模块的输出端与二选一控制开关的第二个输入端相连接，二选一控制开关的输出端与第一 20dB增益模块的输入端及四选一控制开关的第一个输入端相连接，第一20dB增益模块的输出端与第二 20dB增益模块的输入端及四选一控制开关的第二个输入端相连接，第二 20dB增益模块的输出端与四选一控制开关的第三个输入端及第三20dB增益模块的输入端相连接，第三20dB增益模块的输出端与四选一控制开关的第四个输入端相连接，四选一控制开关的输出端与ADC的输入端相连接，ADC的输出端与FPGA的输入端相连接，FPGA的输出端与二选一控制开关的控制信号输入端及四选一控制开关的控制信号输入端相连接。
[0006]FPGA通过控制二选一控制开关及四选一控制开关使原始信号产生了 -10dB、0dB、10dB、20dB、30dB、40dB、50dB以及60dB总共8个档位的增益。
[0007]FPGA的输出端还连接有存储器。
[0008]本发明所述的提高ADC采样精度的方法包括以下步骤:
[0009]I)初始化FPGA，FPGA控制二选一控制开关及四选一控制开关，使四选一控制开关输出第一个采样点采集的原始信号，ADC获取第一个采样点采集的原始信号，并将所述第一个采样点采集的原始信号转发至FPGA中，FPGA输出所述第一个采样点采集的原始信号，并获取第一个采样采集点的原始信号的幅值；
[0010]2)设ADC的参考电压范围为-Vref?Vrefj^ADC的参考电压范围划分为八个数据区间，八个数据区间分别对应八个8个档位的增益；
[0011]3)在当前采样点采集原始信号的过程中，FPGA判断上一个采样点采集的原始信号的幅值所属的数据区间，并根据上一个采样点采集的原始信号的幅值所属数据区间对应档位的增益产生第一控制信号及第二控制信号，二选一控制开关及四选一控制开关根据所述第一控制信号及第二控制信号使二选一控制开关及四选一控制开关对原始信号的增益为上一个采样点采集的原始信号的幅值对应档位的增益，当前采样点采集的原始信号经二选一控制开关、四选一控制开关及ADC后输入至FPGA中，FPGA将接收到的信号还原为当前采样点采集的原始信号，并输出所述当前采样点采集的原始信号，同时获取当前采样点采集的原始信号的幅值；
[0012]4)重复步骤3)，直至所述信号采集完成为止。
[0013]所述八个数据区间依次为V < -Vref或V > Vref、-Vref ^ V < -0.3Vref或0.3Vref < V 彡 Vref、-0.3Vref 彡 V < -0.1Vref 或 0.1Vref < V 彡 0.3Vref、_0.1Vref 彡 V
<-0.03Vref 或 0.03Vref < V ^ 0.1Vref^ -0.03Vref ^ V < -0.0lVref或 0.0lVref < V 彡 0.03Vref^ -0.0lVref 彡 V < -0.003Vref 或 0.003Vref
<V ^ 0.0lVref、-0.003Vref ^ V < -0.0OlVref 或 0.0OlVref < V ^ 0.003Vref、以及-0.0OlVref ^ V < -0.0003Vref 或 0.0003Vref < V ^ 0.0OlVref0
[0014]ADC的采样率为24.8M。
[0015]本发明具有以下有益效果:
[0016]本发明所述的提高ADC采样精度的电路结构及方法在采样的过程中，信号输入端分为两路，其中，一路直接进入到二选一控制开关中，另一路经1dB衰减模块进入到二选一控制开关中，可以先进行原始信号的1dB衰减，增加了 ADC的采集范围，然后结合后面的3个20dB增益模块，从而实现原始信号的八个档位可选增益控制，在ADC采集信号的过程中，本发明通过FPGA根据上一个采样点采集的原始信号的幅值调节增益的档位，使四选一控制开关输出的信号的幅值保持在ADC理想采样区间，从而有效的提高ADC的采样精度，同时有效的促进低位高速ADC的有效使用，然后再经过FPGA将处理后的信号还原为原始信号，并输出所述原始信号，实现原始信号的采样。
【附图说明】
[0017]图1为本发明的电路原理图；
[0018]图2为本发明中控制流程图。
[0019]其中，I为1dB衰减模块、2为二选一控制开关、3为第一 20dB增益模块、4为第二20dB增益模块、5为第三20dB增益模块、6为四选一控制开关、7为ADC、8为FPGA、9为存储器。
【具体实施方式】
[0020]下面结合附图对本发明做进一步详细描述:
[0021]参考图1，本发明所述的提高ADC采样精度的电路结构包括信号输入端、1dB衰减模块1、二选一控制开关2、ADC7、第一 20dB增益模块3、第二 20dB增益模块4、第三20dB增益模块5、四选一控制开关6及FPGA8 ;信号输入端与1dB衰减模块I的输入端及二选一控制开关2的第一个输入端相连接，1dB衰减模块I的输出端与二选一控制开关2的第二个输入端相连接，二选一控制开关2的输出端与第一 20dB增益模块3的输入端及四选一控制开关6的第一个输入端相连接，第一 20dB增益模块3的输出端与第二 20dB增益模块4的输入端及四选一控制开关6的第二个输入端相连接，第二 20dB增益模块4的输出端与四选一控制开关6的第三个输入端及第三20dB增益模块5的输入端相连接，第三20dB增益模块5的输出端与四选一控制开关6的第四个输入端相连接，四选一控制开关6的输出端与ADC7的输入端相连接，ADC7的输出端与FPGA8的输入端相连接，FPGA8的输出端与二选一控制开关2的控制信号输入端及四选一控制开关6的控制信号输入端相连接。
[0022]需要说明的是，FPGA8通过控制二选一控制开关2及四选一控制开关6使原始信号产生了 -10dB、0dB、10dB、20dB、30dB、40dB、50dB 以及 60dB 总共 8 个档位的增益，FPGA8 的输出端还连接有存储器9。
[0023]参考图2，本发明所述的提高ADC采样精度的方法包括以下步骤:
[0024]I)初始化FPGA8，FPGA8控制二选一控制开关2及四选一控制开关6，使四选一控制开关6输出第一个采样点采集的原始信号，ADC7获取第一个采样点采集的原始信号，并将所述第一个采样点采集的原始信号转发至FPGA8中，FPGA8输出所述第一个采样点采集的原始信号，并获取第一个采样采集点的原始信号的幅值；
[0025]2)设ADC7的参考电压范围为-Vref?Vref，将ADC7的参考电压范围划分为八个数据区间，八个数据区间分别对应八个8个档位的增益；
[0026]3)在当前采样点采集原始信号的过程中，FPG