件之间的通信的大量物理或逻辑机构中 的任何一个或多个。本实施例不应被解释为限制于本文所描述的具体示例，而是在它们的 范围内包括由所附权利要求所限定的所有实施例。
[00%] 此外，如本文所使用，术语"反相"指代在逻辑上使信号反相W生成它的逻辑互补， 并且因此在本文中可W互换地使用术语"反相"、"逻辑互补"和"互补"。
[0027] 图2A示出了根据一些实施例的数据类型的触发器电路200的框图。触发器电路 200被示为包括第一锁存器210和第二锁存器220。可W作为"主"锁存器来操作的第一锁 存器210包括OR口XO和两个NAND口Xl和X2。OR口XO包括用于接收时钟信号CLK和数 据位值）的输入端子，并且包括用于生成信号SO的输出端子。NAND口Xl包括用于在节点 NI处生成信号SI的输出端子，并且NAND口X2包括用于在节点N2处生成信号S2的输出端 子。NAND口Xl包括用于接收时钟信号CLK和由NAND口X2生成的信号S2的输入端子，并 且NAND口X2包括用于接收由NAND口Xl生成的信号Sl并且用于接收从OR口XO输出的 信号的输入端子。对于一些实施例，第一节点Nl处的信号Sl在本文中可W被称作"内部信 号"。如下文更详细描述的，当第一锁存器210锁存数据信号D时（例如，响应于时钟信号 CLK的第一状态），内部信号Sl可W被驱动到逻辑高状态，并且当第一锁存器210将数据信 号D传输到第二锁存器220时（例如，响应于时钟信号CLK的第二状态），内部信号Sl可W 被驱动到数据信号D的值。
[0028] 可W作为"从"锁存器来操作的第二锁存器220包括NAND口X3、OR口X4、W及两 个反相器X5和X6。NAND口X3包括用于接收由第一锁存器210提供的信号Sl的第一输入 端子、与OR口X4的输出端子禪合的第二输入端子、W及用于在节点N3处生成信号S3的输 出端子。反相器X6在逻辑上使信号S3反相W生成触发器电路200的输出信号（Q)。反相 器X5在逻辑上使信号S3反相W生成内部Q信号。OR口X4包括用于接收时钟信号化K和 由反相器X5生成的Q信号的输入端子，并且包括用于生成信号S4的输出端子。
[0029] 注意，反相器X5和X6可W作为反相缓冲器电路来操作。对于其它实施例，反相器 X5和X6可W被其它适合的缓冲器电路代替，或可W被去掉。此外，注意，反相器X5和X6两 者响应于节点N3处的信号S3而生成输出信号Q。反相器X5提供Q信号返回到OR口X4,而 反相器X6提供Q信号作为输出信号（例如，到为简单起见未被示出的另一个电路或器件）。 W此方式，与由反相器X6提供的Q信号相比，由反相器X5提供的Q信号可W能较不易受噪 声的影响，并且因此更适合被第二锁存器220用作内部逻辑信号。对于其它实施例，反相器 X5可W被省略，并且由反相器X6提供的Q信号可W被提供到OR口X4的输入端子。
[0030] 下文描述了触发器电路200的示例性操作。当时钟信号CLK处于逻辑低状态（CLK =0)时，NAND口Xl迫使其输出端子Nl为逻辑高，使得信号Sl= 1，并且OR口XO传输D 的值作为其输出信号S0,使得SO=D。信号Sl的逻辑高状态使NAND口X2将数据位D反 相并且将其逻辑互补万传输到节点N2,从而驱动信号揉2二石。因此，当时钟信号CLK为逻 辑低时，第一锁存器210将石的值存储在节点N2。例如，如果D= 0,那么第一锁存器210将 玄=1的值存储在节点N2 ;相反，如果D= 1，那么第一锁存器210将吞=Q的值存储在节点 N2〇
[0031] 信号SI的逻辑高状态和CLK逻辑低值被提供到第二锁存器220。响应于CLK= 0， OR口X4将Q的先前值作为信号S4传输到NAND口X3。响应于信号Sl的逻辑高状态，NAND 口X3使信号S4反相并且将其输出信号S3驱动到技的值。反相器X6使信号S3的值反相 W将其输出信号S6驱动到Q的值（S6 =Q)，从而保持输出信号Q的先前状态。反相器X5 还使信号S3的值反相W将其输出信号S5驱动到Q的值（S5 =Q)，从而使OR口X4的输入 信号S5保持等于输出信号Q的值。W此方式，由形成在第二锁存器220内的NAND-INV-OR 结构将互补的输出信号g的先前值存储在节点N3。
[0032] 当时钟信号CLK转变到逻辑高状态（CLK= 1)时，第一锁存器210经由节点Nl将 先前锁存的D的值传输到第二锁存器220。更具体地，响应于CLK= 1，NAND口Xl使节点 N2处所存储的输入信号哀反相W在节点NI处生成数据信号D;然后，将D的值作为信号SI提供到第二锁存器220。CLK的逻辑高状态还迫使OR口XO将其输出信号SO驱动到逻辑高。 信号SO的逻辑高状态使NAND口X2将信号Sl的反相值传输到其输出端子N2,从而将节点 N2保持在友的值。W此方式，第一锁存器210将D的值存储在节点N2并且将D的值存储在 节点Nl。注意，由NAND口Xl和X2形成的第一锁存器210可W继续将D的值存储在节点 Nl并且将奋的值存储在节点N2,直到时钟信号CLK从逻辑高转变到逻辑低。
[0033] 节点Nl处的D的值可W作为信号Sl被提供到NAND口X3。CLK的逻辑高状态使 OR口X4迫使其输出信号S4为逻辑高，运反过来使NAND口X3使D的值反相。因此，NAND 口X3将节点N3驱动到石的值，使得信号S3=石。反相器X6使信号S3的值反化并且因此 将输出信号Q驱动到D的值，使得Q=D。反相器X5还使信号S3的值反相W将其输出信号S5驱动到D的值，使得S5 =D=Q，从而使OR口X4的输入信号S5保持等于输出信号Q的 值。W此方式，由形成在第二锁存器220内的NAND-INV-OR结构来用输入数据位D的当前 值更新输出信号Q。
[0034] 如上文所描述，触发器电路200可W作为数据类型的触发器来操作，在该触发器 中，第一锁存器210用作主锁存器，并且第二锁存器220用作从锁存器。更具体地，当时钟信 号CLK从逻辑高转变为逻辑低时，第一锁存器210存储输入数据位D的当前值，并且第二锁 存器220存储输出信号Q的先前值。当时钟信号CLK从逻辑低转变为逻辑高时，第一锁存 器210将输入数据位D的当前值传输到第二锁存器220 (同时忽略D的值中的任何变化）， 并且第二锁存器220提供D的当前值作为输出信号Q。
[0035] 根据本实施例，触发器电路200的第一锁存器210和第二锁存器220可W在时钟 信号CLK的同一相位上操作，从而消除对生成互补时钟信号的需要。作为结果，触发器电路 200不需要时钟反相电路（例如，图1的时钟反相电路130)来生成互补时钟信号。消除时 钟反相电路的能力可W降低与生成互补时钟信号相关联的动态功耗（与图1的常规触发器 电路100相比）。例如，尽管在时钟信号CLK的每次状态转变时，图1的反相器INV4a-INV4b 可能消耗动态功率，但是，因为图2A的触发器电路200中没有时钟反相电路，所W时钟信号 CLK的状态转变可W不导致触发器电路200的类似的动态功耗。此外，与图1的常规触发 器电路100对比，图2A的触发器电路200在锁存器110和120内不包括传输口和S态反相 器，从而消除了与响应于时钟信号CLK的状态转变而连续切换S态反相器和传输口相关联 的动态功耗。作为结果，与图1的常规触发器电路100相比，图2A的触发器电路200可W 消耗较少的动态功率。
[0036] 图2B示出了触发器电路250,其为图2A的触发器电路200的一个实施例。触发器 电路250被示为包括第一逻辑口 251、第二逻辑口 252、W及第=逻辑口 253。对于一些实 施例，第一逻辑口 251可W作为OR-AND-INVERT(OAI) 口来操作，第二逻辑口 252可W作为 NAND口来操作，并且第S逻辑口 253可W作为OAI口来操作。此外，对于至少一个实施例， 图2B的第一逻辑口 251和第二逻辑口 252可W实施图2A的第一锁存器210,并且图2B的 第=逻辑口 253与口X5和X6结合可W实施图2A的第二锁存器220。更具体地，第一逻辑 口 251可W实施图2A的OR口XO和NAND口X2,并且第二逻辑口 252可W实施图2A的NAND 口XI。
[0037] 第一逻辑口 251包括NMOS晶体管MN0-MN2和PMOS晶体管MP0-MP2。晶体管MNl 和丽2串联禪合在节点N2与地电势之间，并且晶体管MNO与晶体管丽1并联禪合。晶体管 MNl具有用于接收输入数据位D的n，晶体管MNO具有用于接收时钟信号CLK的口，并且晶 体管丽2具有与节点Nl禪合的口。晶体管MPO和MPl串联禪合在节点N2与电压电源VDD 之间，并且晶体管MP2禪合在节点N2与V孤之间。晶体管MPl具有用于接收输入数据位D 的n，晶体