于接收来自所述输入信号的第一前馈路径、来自所述第一谐振器的第一谐振 路径、来自所述第二谐振器的第二谐振路径、W及来自所述第=谐振器的第=谐振路径的 加法器； W44] 能用接收所述的加法器的输出的量化器；
[0045]所述的带通前馈sigma-delta调制器的来自所述输入信号的第一前馈路径连接 第一前向缩放、来自所述第一谐振器的第一谐振路径连接第二前向缩放和第一加权缩放、 来自所述第二谐振器的第二谐振路径连接第=前向缩放和第二加权缩放、来自所述第=谐 振器的第S谐振路径均连接第S加权缩放，来自所述DAC的输出的反馈路径连接反馈缩 放，上述各信号缩放单元，用W保证环路滤波器稳定性；
[0046] 所述输入信号的第一前馈路径连接所述加法器的第一输入端口，所述第一谐振器 输出的第一谐振路径经过第一加权缩放，连接所述加法器的第二输入端口，所述第二谐振 器输出的第二谐振路径经过第二加权缩放，连接所述加法器的第=输入端口，所述第=谐 振器输出的第=谐振路径经过第=加权缩放，连接所述加法器的第四输入端口；
[0047] 来自所述输出信号的输出路径连接所述反馈DAC的输入端口，来自DAC的输出的 反馈路径经过反馈缩放，连接所述第一谐振器的输入端口，形成反馈环路。 W48] 所述的带通前馈sigma-delta调制器的谐振器由如图2所示的S相不交叠时钟 控制；包含采样相位、谐振相位、存储相位=个工作相位；谐振频率位于时钟频率的四分之 O
[0049] 一种开关电容谐振器，其电路结构图如附图3所示，包括正相输入路径31，负相输 入路径32,正相输出路径33,负相输出路径34,运算放大器35。35为全差分结构运算放大 器，包含正相输入端、负相输入端、正相输出端、负相输出端。
[0050] 所述31连接所述35的负相输入端，所述32连接所述35的正相输入端，所述33 连接所述35的正相输出端，所述34连接所述35的负相输出端。
[0051] 所述31与所述32结构相同，31包含第一正相采样支路311、第二正相采样支路 312、第S正相采样支路313 ;32包含第一负相采样支路321、第二负相采样支路322、第S负 相采样支路323。
[0052] 所述33与所述34结构相同，33包含第一正相谐振支路331、第二正相谐振支路 332、第S正相谐振支路333 ;34包含第一负相谐振支路341、第二负相谐振支路342、第S负 相谐振支路343。
[0053] 正相输入信号连接到311、312、313的采样开关的输入端，负相输入信号连接到 321、322、323的采样开关的输入端。
[0054] 31U321的采样开关的控制端连接控制时钟路径CKA，312、322的采样开关的控制 端连接控制时钟路径CKB，313、323的采样开关的控制端连接控制时钟路径CKC。 阳化5] 31U321的采样开关的输出端分别连接31U321的采样电容的正端W及31U321 的传输开关一的输出端。在所述第一谐振器中，311的传输开关一的输入端连接所述反馈DAC的负向反馈路径，321的传输开关一的输入端连接所述反馈DAC的正向反馈路径；在所 述第二谐振器及第=谐振器中，311、321的传输开关一的输入端连接共模电平。311、321的 传输开关一的控制端连接控制时钟路径CKB。31U321的采样电容的负端分别连接31U321 的传输开关二的输出端与传输开关=的输入端。31U321的传输开关二的输入端连接共模 电平，31U321的传输开关二的控制端连接控制时钟路径CKA。31U321的传输开关=的控 制端连接控制时钟路径C邸，311的传输开关=的输出端连接所述运算放大器的负相输入 端，321的传输开关=的输出端连接所述运算放大器的正相输入端。
[0056] 312、322的采样开关的输出端分别连接312、322的采样电容的正端W及312、322 的传输开关一的输出端。在所述第一谐振器中，312的传输开关一的输入端连接所述反馈 DAC的负向反馈路径，322的传输开关一的输入端连接所述反馈DAC的正向反馈路径；在所 述第二谐振器及第=谐振器中，312、322的传输开关一的输入端连接共模电平。312、322的 传输开关一的控制端连接控制时钟路径CKC。312、322的采样电容的负端分别连接312、322 的传输开关二的输出端与传输开关=的输入端。312、322的传输开关二的输入端连接共模 电平，312、322的传输开关二的控制端连接控制时钟路径CKB。31U321的传输开关=的控 制端连接控制时钟路径CKC，312的传输开关=的输出端连接所述运算放大器的负相输入 端，322的传输开关=的输出端连接所述运算放大器的正相输入端。
[0057] 313、323的采样开关的输出端分别连接313、323的采样电容的正端W及313、323 的传输开关一的输出端。在所述第一谐振器中，313的传输开关一的输入端连接所述反馈DAC的负向反馈路径，323的传输开关一的输入端连接所述反馈DAC的正向反馈路径；在所 述第二谐振器及第=谐振器中，313、323的传输开关一的输入端连接共模电平。313、323的 传输开关一的控制端连接控制时钟路径CKA。313、323的采样电容的负端分别连接313、323 的传输开关二的输出端与传输开关=的输入端。313、323的传输开关二的输入端连接共模 电平，313、323的传输开关二的控制端连接控制时钟路径CKC。313、323的传输开关S的控 制端连接控制时钟路径CKA，313的传输开关=的输出端连接所述35的负相输入端，323的 传输开关=的输出端连接所述35的正相输入端。 阳化引所述33U341的第一传输开关的控制端连接控制时钟路径CKC;331的第一传输开 关的输入端连接所述35的负相输入端，341的第一传输开关的输入端连接所述35的正相输 入端；33U341的第一传输开关的输出端分别连接33U341的谐振电容的正端。所述331、 341的第二传输开关的控制端连接控制时钟路径CKA;331的第二传输开关的输入端连接所 述35的正相输入端，341的第二传输开关的输入端连接所述35的负相输入端；33U341的 第二传输开关的输出端分别连接331、341的谐振电容的正端。所述331、341的第立传输开 关的控制端连接控制时钟路径CKA;331、341的第=传输开关的输入端分别连接33U341的 谐振电容的负端；33U341的第=传输开关的输出端连接共模电平。所述33U341的第四传 输开关的控制端连接控制时钟路径CKC;331、341的第四传输开关的输入端分别连接331、 341的谐振电容的负端；331的第四传输开关的输出端连接所述35的正相输出端；341的第 四传输开关的输出端连接所述35的负相输出端。
[0059] 所述332、342的第一传输开关的控制端连接控制时钟路径CKB; 332的第一传输开 关的输入端连接所述35的负相输入端，342的第一传输开关的输入端连接所述35的正相输 入端；332、342的第一传输开关的输出端分别连接332、342的谐振电容的正端。所述332、 342的第二传输开关的控制端连接控制时钟路径CKC;332的第二传输开关的输入端连接所 述35的正相输入端，342的第二传输开关的输入端连接所述35的负相输入端；332、342的 第二传输开关的输出端分别连接332、342的谐振电容的正端。所述332、342的第=传输开 关的控制端连接控制时钟路径CKC; 332、342的第=传输开关的输入端分别连接332、342的 谐振电容的负端；332、342的第=传输开关的输出端连接共模电平。所述332、342的第四传 输开关的控制端连接控制时钟路径C邸；332、342的第四传输开关的输入端分别连接332、 342的谐振电容的负端；332的第四传输开关的输出端连接所述35的正相输出端；342的第 四传输开关的输出端连接所述35的负相输出端。
[0060] 所述333、343的第一传输开关的控制端连接控制时钟路径CKA;333的第一传输开 关的输入端连接所述35的负相输入端，343的第一传输开关的输入端连接所述35的正相输 入端；333、343的第一传输开关的输出端分别连接333、343的谐振电容的正端。所述333、 343的第二传输开关的控制端连接控制时钟路径C邸；333的第二传输开关的输入端连接所 述35的正相输入端，343的第二传输开关的输入端连接所述35的负相输入端；333、343的 第二传输开关的输出端分别连接333、343的谐振电容的正端。所述333、343的第=传输开 关的控制端连接控制时钟路径CKB; 333、343的第=传输开关的输入端分别连接333、343的 谐振电容的负端；333、343的第=传输开关的输出端连接共模电平。所述333、343的第四传 输开关的控制端连接控制时钟路径CKA;333、343的第四传输开关的输入端分别连接333、 343的谐振电容的负端；333的第四传输开关的输出端连接所述35的正相输出端；343的第 四传输开关的输出端连接所述35的负相输出端。 阳06U 如图4所示，当T=n时刻，CKA相位的各路开关闭合，CKB相位、CKC相位的开关 断开。信号输入路径通过第一采样支路的采样开关，与第一采样支路的采样电容的正端连 接，输入信号被采集并存储为Vin(n)。第二采样支路的采样电容正负两端均断开，仍然存 储上一个时钟周期