去解析，则消耗了大量的 硬件资源。同时由于SDH的特点，时隙是排队顺序到达的，所以每份硬件资源会在相当长一 段时间内只工作一个时钟周期然后再等到下次同一时隙再次到来时才再工作一个时钟周 期，相当于一种硬件资源的浪费(补偿性的，在时钟速率要求、功耗方面也许有所收益）。当 使用FPGA来实现SDH指针解析时，考虑到在有限的硬件资源下若要实现更大容量的数据处 理能力，可以使用硬件资源复用技术，这样可以让多个低阶指针解析共用同一块硬件资源， 通过让资源在每个时钟周期内都工作来节约硬件资源。通过使用复用结构，即不再需要复 制很多份相同的组合逻辑去处理不同的指针，而是复用了同一份组合逻辑处理了多个不同 的指针解析。这样做的代价只是额外消耗了少量的存储器资源及少量的辅助逻辑资源。当 组合逻辑资源不够用，而可用的存储器资源还有冗余时，可以采用此复用方法，来实现对组 合逻辑资源的节省，也就能在有限的资源下实现更大容量的数据处理。
[0011]实际上硬件资源复用的技术不止是用于SDH处理指针，任何满足时序上多个任务 周期重复依次顺序到达的情景都可以应用。为了能应用硬件资源的复用，这类任务应满足 以下三点： (1) 任务可以拆分为多个重复的子任务，且每个子任务完全是同一类问题，可以用相同 的资源去处理； (2) 所有子任务共用同一时钟且在时间上能够完全避开，绝不会出现两个或更多子任 务同时出现的情况； (3) 子任务依次顺序到达，并循环出现，可以有指示信号指明当前任务的编号。
[0012] 于是为了处理每个子任务，需要知道上次处理该任务时的状态，以及当前该任务 的输入，然后根据相应处理逻辑来产生该任务的输出，同时还需要将这个结果缓存起来，以 备下次循环时该任务再次出现时能够回读状态信息。
[0013] 更为抽象和一般的，将这类周期重复依次出现的任务处理分为三类操作： (l)Read_last:读取缓存的上次该任务的状态结果； (2 ) Current:更新当前该任务的输入； (3)Write:产生该任务新的状态作为输出并写入缓存。
[0014] 考虑到任务在每个时钟周期都到达一个子任务，于是复用的资源在每个时钟周期 内都在工作，即在时钟的第η个周期内同时执行如下3个操作:任务(n-1)的Write操作、任务 η的Current操作以及任务(n+1)的Read_last操作。如下表所示： 表1操作时隙表
表中的第一行为时钟周期为单位的时间轴，Read_last、Current、Write三行分别对应 上述的三种操作，某一列时钟周期内相应操作行所对应的内容即为该操作的子任务编号 (考虑到子任务总数Μ是一定的并且循环出现，实际子任务编号可能需要对Μ取模后得到）。
【主权项】
1. 一种硬件逻辑资源复用的SDH指针解析的结构及实现方法，其特征在于:输入信号包 含时钟、地址输入、使能输入、数据输入信号，整个模块共用同一个时钟，输入时钟连接到所 有的触发器、存储器的时钟端，地址输入信号经两级触发器后连接到存储器的写地址端，同 时地址输入信号也直接连接到存储器的读地址端，使能输入经两级触发器后连接到存储器 的写使能端，其中读使能输入信号经一级触发器后连接到组合逻辑的输入端，同时使能输 入信号也直接连接到存储器的读使能端，数据输入经一级触发器后连接到组合逻辑的输 入，存储器的读数据端输出给组合逻辑的输入，而组合逻辑的输出经一级触发器后作为模 块的输出同时也反馈回来与数据输入合并后连接到存储器的写数据端。2. 硬件逻辑资源复用实现的方法，其特征在于:实现的方法分以下步骤， 一、 首先任务要满足下列条件 1、 任务可以拆分为多个重复的子任务，且每个子任务完全是同一类问题，可以用相同 的资源去处理， 2、 所有子任务共用同一时钟且在时间上能够完全避开，绝不会出现两个或更多子任务 同时出现的情况， 3、 子任务依次顺序到达，并循环出现，有指示信号指明当前任务的编号； 二、 为了处理每个子任务，需要知道上次处理该任务时的状态，以及当前该任务的输 入，然后根据相应处理逻辑来产生该任务的输出，同时还需要将这个结果缓存起来，以备下 次循环时该任务再次出现时能够回读状态信息； 三、 将这类周期重复依次出现的任务处理分为三类操作 Read_last:读取缓存的上次该任务的状态结果， Current:更新当前该任务的输入， Write:产生该任务新的状态作为输出并写入缓存； 复用的资源在每个时钟周期内都在工作，即在时钟的第η个周期内同时执行如下3个操 作， 任务(η-1)的Write操作， 任务η的Current操作， 任务(n+1)的Read_last操作。
【专利摘要】本发明涉及一种硬件逻辑资源复用模块及复用实现的方法，整个模块共用同一个时钟，输入时钟连接到所有的触发器、存储器的时钟端，地址输入信号经两级触发器后连接到存储器的写地址端，地址输入信号直接连接到存储器的读地址端，使能输入经两级触发器后连接到存储器的写使能端，使能输入信号经一级触发器后连接到组合逻辑的输入端，同时也直接连接到存储器的读使能端，数据输入经一级触发器后连接到组合逻辑的输入，存储器的读数据端输出给组合逻辑的输入，而组合逻辑的输出经一级触发器后作为模块的输出,也反馈回与数据输入合并后连接到存储器的写数据端，有益效果是实现了对组合逻辑资源的节省，可以利用有限的逻辑资源实现更大容量的数据处理。
【IPC分类】H03K19/0175
【公开号】CN105515565
【申请号】CN201510926024
【发明人】李斌, 郝书宁, 张晓峰, 钱瑞杰, 白玲, 程琳, 吕海清, 高海源, 史泽东
【申请人】天津光电通信技术有限公司
【公开日】2016年4月20日
【申请日】2015年12月14日