一种自动平衡工艺偏差和温度影响的延迟线的制作方法
【专利摘要】本发明一种自动平衡工艺偏差和温度影响的延迟线，所述延迟线由多个延迟单元串联连接，每个所述延迟单元包括一个延迟电路和一个反向电路；晶体管P1、P2、P3、P4为尺寸相同的PMOS晶体管，晶体管N1、N2、N3、N4为尺寸相同的NMOS晶体管；所述晶体管P1、P3、N1、N3构成一个所述延迟电路；所述晶体管P2、P4、N2、N4构成一个所述反向电路。采用本发明方法设计的延迟线能够自动调整延迟单元的高低电平占空比，使得信号的高低电平占空比近似为1/2；采用本发明设计的延迟线能够有效提高输入信号的频率动态范围，能减小延迟锁定环的锁定时间；采用本发明设计的延迟线结构简单，采用标准的CMOS电子器件，能够有效节省芯片面积和成本。
【专利说明】
一种自动平衡工艺偏差和温度影响的延迟线
技术领域
[0001]本发明专利属于集成电路芯片领域，尤其涉及芯片的延迟锁定环的压控延迟电路。
【背景技术】
[0002]延迟锁定环由于具有锁相环所不具备的优点应用广泛，延迟锁定环最大的好处就是可以很容易实现对某一波形的精确延时。根据这一优点可以有很多的实际应用。例如要对某一信号进行相移120度，可以采用三级延迟单元延时，整个延时线延迟一个周期，则第一级延迟单元的输出为所需信号。例如要得到6路相等相位间隔的时钟，则可以采取6级延迟单元的延迟线，每级延迟单元延迟60度。延迟线是延迟锁定环设计的关键也是难点，延迟线性能的好坏决定了延迟锁定环性能的好还。延迟线通常由多级延迟单元组成。简单的延迟单元的结构有数字电路中的非门结构、这种控制简单可数字编程实现，缺点是延迟时间是离散值，最小延迟为一个非门的延时，工作频率动态范围小，锁定时输出信号的偏差较大。另外一种是电荷栗式结构的延迟单元，这种结构相比非门结构延迟单元线性度要好，但是由于芯片制造工艺偏差和温度的影响，延迟单元对电容充放电时间不一致，延迟单元输出信号的高低电平占空比将不一致，多级延迟单元的累积效应后，将导致延迟线输出信号的相位间隔一致性差，频率工作范围窄，甚至可能导致延迟锁定环不能锁定。
【发明内容】
[0003]为解决上述问题，本发明的目的在于提供延迟锁定环中一种能自动平衡工艺偏差和温度影响的延迟线。
[0004]为实现上述目的，本发明的技术方案如下:
[0005]—种自动平衡工艺偏差和温度影响的延迟线，所述延迟线由多个延迟单元串联连接，每个所述延迟单元包括一个延迟电路和一个反向电路；
[0006]晶体管？1、？2、？3、？4为尺寸相同的?103晶体管，晶体管附、吧、似、财为尺寸相同的NMOS晶体管；
[0007]所述晶体管？1、？3、附、似构成一个所述延迟电路，所述晶体管？1、？3、附、似串联连接，所述晶体管Pl的源极接电源，所述晶体管Pl的漏极接P3的源极，所述晶体管P3的漏极接NI的漏极，所述晶体管NI的源极接N3的漏极，所述晶体管N3的漏极接地;控制延迟时间的压控信号Vcp接Pl的栅极，控制延迟时间的压控信号Vcn接N3的栅极，所述两个信号由电荷栗提供，延迟信号in从所述晶体管P3与NI的栅极处输入，从漏极输出；
[0008]所述晶体管P2、P4、N2、N4构成一个所述反向电路，所述晶体管P2、P4、N2、N4串联连接，所述晶体管P2的源极接电源，所述晶体管P2的漏极接P4的源极，所述晶体管N2的源极接N4的漏极，所述晶体管N4的漏极接地;所述晶体管P2的栅极接地VSS，所述晶体管N4的栅极接电源VDD，所述晶体管P4和N2的栅极共连，并且连接延迟电路中所述晶体管P3和NI的漏极输出，所述晶体管P4和N2的漏极相连，为所述延迟单元的最终输出端。
[0009]进一步地，用标准CMOS集成电路工艺实现，核心延迟单元采用压控延时结构。
[0010]进一步地，通过所述两个信号Vcp和Vcn来控制延迟单元对负载电容的充放电时间，从而控制延迟单元的延迟时间。
[0011]进一步地，所述反向电路的作用一方面作为延迟电路的负载，提供一个寄生负载电容，另外一方面将所述延迟电路输出的信号进行反向并整形，增大驱动能力。
[0012]进一步地，延迟线中所有PMOS晶体管尺寸相等，所有NMOS晶体管的尺寸相等，尺寸相等一方面有利于版图绘制的紧凑性，减小版图面积，另外一方面有利于工艺加工的一致性。
[0013]进一步地，将所述延迟单元的数目调整为传统设计的两倍，将延迟单元延迟时间调整为传统设计的一半，而且所述延迟单元后面串联一个反向器。
[0014]进一步地，对于工艺的离散型过大和工艺受温度的变化过大造成延迟单元高低电平占空比偏差较大的情况，加大延迟单元数目的倍数，减小延迟单元的延迟时间。
[0015]进一步地，通过增加延迟单元的数目，减小延迟单元的延迟时间，可以有效提高延迟线工作的频率动态范围。
[0016]本发明相比现有技术，具有以下有益效果:采用本发明方法设计的延迟线能够自动调整延迟单元的高低电平占空比，使得信号的高低电平占空比近似为1/2;采用本发明设计的延迟线能够有效提高输入信号的频率动态范围，能减小延迟锁定环的锁定时间；采用本发明的延迟线能够精准输出多路等间隔相位的时钟，为其它电路提供有效的时钟电路；采用本发明设计的延迟线结构简单，采用标准的CMOS电子器件，能够有效节省芯片面积和成本。
【附图说明】
[0017]图1是延迟锁定环的结构图。
[0018]图2是传统的三路输出等间隔相位延迟线结构。
[0019I图3是传统的三级延迟单元结构的延迟线。
[0020]图4是本发明的延迟单元的内部结构电路。
【具体实施方式】
[0021]下面结合附图对本发明公开的延迟锁定环中一种自动平衡工艺偏差和温度影响的延迟线的【具体实施方式】做详细说明，而非用以限制本发明的范围。
[0022]图1示出了延迟锁定环的结构图，它由鉴相器H)、电荷栗CP、压控延迟线VCDL三部分组成。鉴相器CLKref信号为输入参考时钟信号，延迟线V⑶L的输出信号feedback为延迟线上最后一级的输出信号，它送入鉴相器与CLKref信号的相位进行比较，得到的相位差送入电荷栗，电荷栗根据这个相位差信息输出VCTRL压控信号，这个压控信号用来控制延迟线的延迟时间。当反馈信号feedback与CLKref信号的相位相等，且延迟一个信号周期时，锁定环进入锁定状态，延迟线上输出频率相同、相位间隔相等的oUtl、OUt2、OUt3...时钟信号。延迟锁定环的一般工作步骤为:一、系统上电进入延迟锁定过程;二、1输入一个标准脉冲方波;三、通过反馈回来的脉冲方波与输入脉冲方波的相位进行比较，得到的相位差用来控制延迟单元的延迟时间，当反馈回来的方波相对输入标准方波延迟一个完整周期时，进入最终的锁定状态，任一延迟单元前后方波的频率相同、相位差相等。
[0023]图2为传统的三路输出等间隔相位延迟线结构。Vcp和Vcn为延迟单元上的压控信号，它由电荷栗产生。这两个信号必须满足延迟单元对负载电容的充放电电流要相等，否则延迟单元输出时钟的高低电平占空比不相等，考虑到工艺离散度和温度的影响，往往延迟单元输出信号的高低电平占空比会有一定的偏差，如果不进行处理，多路输出等间隔相位延迟线则有可能由于延迟单元占空比不一致的累积导致锁定环不能锁定，即使锁定，输出信号的相位间隔精度比较差。
[0024]图3为传统三级延迟单元结构的延迟线，由三个基本延迟单元组成，可以提供三路等相位120°间隔的时钟信号。这种结构简单，但是，如果延迟单元的输出信号的占空比不等于1/2，则多级连接之后，后续级输出信号的占空比明显变差，因此这种结构容易受工艺离散度的影响，也容易受温度的影响。
[0025]图4示出了本发明的延迟单元的内部结构电路。延迟线由多个延迟单元串联连接，每个所述延迟单元串联连接一个反向器。延迟单元内部由延迟电路和反向器组成，延迟电路和反向器电路结构，器件尺寸都对应相同，延迟单元内部反向器一方面为延迟电路提供负载电容，另外一方面给信号反向。其中晶体管P1、P2、P3、P4为尺寸相同的PMOS晶体管，晶体管N1、N2、N3、N4为尺寸相同的NMOS晶体管。晶体管Pl、P3、N1、N3构成延迟电路，Pl、P3、N1、N3串联连接，PI的源极接电源，PI的漏极接P3的源极，P3的漏极接NI的漏极，NI的源极接N3的漏极，N3的漏极接地。控制延迟时间的压控信号Vcp接Pl的栅极，控制延迟时间的压控信号Vcn接N3的栅极，这两个信号由电荷栗提供。通过这两个电压控制信号来控制延迟单元对负载电容的充放电时间，从而控制延迟单元的延迟时间。延迟信号in从晶体管P3与NI栅极处输入，从漏极输出。由于延迟电路一方面有延迟的作用，另外一方面也会给信号反向，所以在？1、？3、附川3延迟电路后面还需要连接一个反向器。反向器的作用一方面作为延迟电路的负载，提供一个寄生负载电容，另外一方面将延迟电路输出的信号进行反向并整形，增大驱动能力。晶体管P2、P4、N2、N4构成一个反向电路，P2的源极接电源，P2的漏极接P4的源极，N2的源极接N4的漏极，N4的漏极接地。晶体管P2的栅极接地VSS，晶体管N4的栅极接电源VDD，P4和N2的栅极共连，并且连接延迟电路P3和NI的漏极输出，P4和N2的漏极相连，为延迟单元的最终输出端。延迟线中所有PMOS和匪OS管尺寸分别设计成一致，将带来以下几方面的好处。一、尺寸一致有利于版图绘制和布局，提高延迟单元的对称性和紧凑性，减小版图面积，减小工艺的离散度影响，有利于工艺加工的一致性;二、尺寸一致保证了每个延迟单元的负载一致，从而提高了各级延迟单元延迟时间的一致性。本发明采用标准CMOS集成电路工艺实现，核心延迟单元采用压控延时结构。
[0026]本发明还提供一种延迟线上信号高低电平占空比自动调整的方法，将传统延迟单元的数目调整为两倍，将传统延迟单元延迟时间调整为一半，而且延迟单元后面配置一个反向器。对于工艺的离散型过大和工艺受温度的变化过大造成延迟单元高低电平占空比偏差较大的情况，可以加大延迟单元数目的倍数，减小延迟单元的延迟时间。通过增加延迟单元的数目，减小延迟单元的延迟时间，可以有效提高延迟线工作的频率动态范围。
[0027]以上所述仅为本发明的优选实施例而已，在上述说明书的描述中提到的数值及数值范围并不用于限制本发明，只是为本发明提供优选的实施方式，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种自动平衡工艺偏差和温度影响的延迟线，所述延迟线由多个延迟单元串联连接，每个所述延迟单元包括一个延迟电路和一个反向电路； 晶体管Pl、P2、P3、P4为尺寸相同的PMOS晶体管，晶体管N1、N2、N3、N4为尺寸相同的NMOS晶体管； 所述晶体管P1、P3、N1、N3构成一个所述延迟电路，所述晶体管P1、P3、N1、N3串联连接，所述晶体管Pl的源极接电源，所述晶体管Pl的漏极接P3的源极，所述晶体管P3的漏极接NI的漏极，所述晶体管NI的源极接N3的漏极，所述晶体管N3的漏极接地;控制延迟时间的压控信号Vcp接Pl的栅极，控制延迟时间的压控信号Vcn接N3的栅极，所述两个信号由电荷栗提供，延迟信号in从所述晶体管P3与NI的栅极处输入，从漏极输出； 所述晶体管P2、P4、N2、N4构成一个所述反向电路，所述晶体管P2、P4、N2、N4串联连接，所述晶体管P2的源极接电源，所述晶体管P2的漏极接P4的源极，所述晶体管N2的源极接N4的漏极，所述晶体管N4的漏极接地;所述晶体管P2的栅极接地VSS，所述晶体管N4的栅极接电源VDD，所述晶体管P4和N2的栅极共连，并且连接延迟电路中所述晶体管P3和NI的漏极输出，所述晶体管P4和N2的漏极相连，为所述延迟单元的最终输出端。2.如权利要求1所述的自动平衡工艺偏差和温度影响的延迟线，其特征在于，用标准CMOS集成电路工艺实现，核心延迟单元采用压控延时结构。3.如权利要求2所述的自动平衡工艺偏差和温度影响的延迟线，其特征在于，通过所述两个信号Vcp和Vcn来控制延迟单元对负载电容的充放电时间，从而控制延迟单元的延迟时间。4.如权利要求3所述的自动平衡工艺偏差和温度影响的延迟线，其特征在于，所述反向电路的作用一方面作为延迟电路的负载，提供一个寄生负载电容，另外一方面将所述延迟电路输出的信号进行反向并整形，增大驱动能力。5.如权利要求4所述的自动平衡工艺偏差和温度影响的延迟线，其特征在于，延迟线中所有PMOS晶体管尺寸相等，所有NMOS晶体管的尺寸相等，尺寸相等一方面有利于版图绘制的紧凑性，减小版图面积，另外一方面有利于工艺加工的一致性。6.如权利要求1-5任一项所述的自动平衡工艺偏差和温度影响的延迟线，其特征在于，将所述延迟单元的数目调整为传统设计的两倍，将延迟单元延迟时间调整为传统设计的一半，而且所述延迟单元后面串联一个反向器。7.如权利要求6所述的自动平衡工艺偏差和温度影响的延迟线，其特征在于，对于工艺的离散型过大和工艺受温度的变化过大造成延迟单元高低电平占空比偏差较大的情况，可加大延迟单元数目的倍数，减小延迟单元的延迟时间。8.如权利要求6或7所述的自动平衡工艺偏差和温度影响的延迟线，其特征在于，通过增加延迟单元的数目，减小延迟单元的延迟时间，可以有效提高延迟线工作的频率动态范围。
【文档编号】H03K5/00GK105871374SQ201610147127
【公开日】2016年8月17日
【申请日】2016年3月15日
【发明人】肖本, 钟国华, 罗四阳
【申请人】深圳市芯卓微科技有限公司