锁存器电路及其操作方法
【专利摘要】本发明的实施例提供了一种锁存器电路，包括：第一输入节点；第二输出节点；第一输出节点；第二输出节点；第一开关器件，耦接在第一输出节点与第二输出节点之间；以及第一放大电路，与第一输入节点、第二输入节点、第一输出节点和第二输出节点耦接。第一开关器件被配置为：响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开。第一放大电路被配置为：响应于时钟信号的第一状态，基于第一输入节点和第二输入节点的电压电平，在第一开关器件的两端之间产生电压差值。本发明还提供了一种操作锁存器电路的方法。
【专利说明】
锁存器电路及其操作方法
技术领域
[0001]本发明总体涉及电子器件领域，更具体地，涉及锁存器电路及其操作方法。
【背景技术】
[0002]锁存器电路是被配置为保持逻辑值形式的输入信号或对该输入信号进行重新定时的电路。在一些应用(诸如包括通信和高性能计算的混合信号电路应用)中，锁存器电路用于处理具有lOGb/s或以上的数据速率的信号。在这种应用中，通常使用电流模式逻辑(CML)锁存器电路。然而，在许多应用中，CML锁存器电路具有直流(DC)电源路径并且比互补金属氧化物半导体(CMOS)锁存电路消耗更多的功率。
【发明内容】
[0003]根据本发明的一个方面，提供了一种锁存器电路，包括:第一电源节点，被配置为承载第一电源电压；第二电源节点，被配置为承载第二电源电压；第一输入节点；第二输入节点；第一输出节点；第二输出节点；第一开关器件，耦接在第一输出节点与第二输出节点之间，第一开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开；以及第一放大电路，与第二电源节点、第一输入节点、第二输入节点、第一输出节点和第二输出节点耦接，第一放大电路被配置为:响应于时钟信号的第一状态，基于第一输入节点和第二输入节点的电压电平，在第一开关器件的两端之间产生第一电压差值，第一电压差值的绝对值小于第一电源电压与第二电源电压之间的第二电压差值的绝对值。
[0004]优选地，该锁存器电路还包括:第二放大电路，与第一电源节点、第一输出节点和第二输出节点耦接。第二放大电路包括:第一晶体管，具有与第一电源节点耦接的源极、与第二输出节点耦接的漏极和与第一输出节点耦接的栅极；以及第二晶体管，具有与第一电源节点耦接的源极、与第一输出节点耦接的漏极和与第二输出节点耦接的栅极。
[0005]优选地，第一晶体管和第二晶体管是P型晶体管。
[0006]优选地，第一放大电路包括:第一晶体管，具有源极、与第二输出节点耦接的漏极和栅极；第二晶体管，具有与第一晶体管的源极耦接的源极、与第一输出节点耦接的漏极和栅极；第二开关器件，耦接在第一晶体管的栅极与第一输入节点之间，第二开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开；以及第三开关器件，耦接在第二晶体管的栅极与第二输入节点之间，第三开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开。
[0007]优选地，第一晶体管的源极和第二晶体管的源极与第二电源节点电耦接。
[0008]优选地，第一晶体管和第二晶体管是N型晶体管。
[0009]优选地，第一放大电路包括:第一晶体管，具有源极、与第二输出节点耦接的漏极和栅极；第二晶体管，具有与第一晶体管的源极耦接的源极、与第一输出节点耦接的漏极和栅极；第二开关器件，耦接在第一晶体管的源极与第二电源节点之间，第二开关器件被配置为:响应于时钟信号的第二状态而闭合，并且响应于时钟信号的第一状态而断开。
[0010]优选地，第一晶体管的栅极与第一输入节点电耦接，以及第二晶体管的栅极与第二输入节点电耦接。
[0011]优选地，第一晶体管和第二晶体管是N型晶体管。
[0012]根据本发明的另一方面，提供了一种触发器电路，包括:第一电源节点，被配置为承载第一电源电压；第二电源节点，被配置为承载第二电源电压；第一锁存器电路，包括:第一输入节点；第二输入节点；第一输出节点；第二输出节点；第一开关器件，耦接在第一输出节点与第二输出节点之间，第一开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开从而处于高阻抗状态；和第一放大电路，与第二电源节点、第一输入节点、第二输入节点、第一输出节点和第二输出节点耦接，第一放大电路被配置为:响应于时钟信号的第一状态，基于第一输入节点和第二输入节点的电压电平，在第一开关器件的两端之间产生第一电压差值，并且第一电压差值的绝对值小于第一电源电压与第二电源电压之间的第二电压差值的绝对值；第二锁存器电路，包括:第三输入节点，与第二输出节点电耦接；第四输入节点，与第一输出节点电耦接；第三输出节点；第四输出节点；和第二开关器件，耦接在第三输出节点与第四输出节点之间，第二开关器件被配置为:响应于时钟信号的第二状态而闭合，并且响应于时钟信号的第一状态而断开。
[0013]优选地，第一放大电路包括:第一晶体管，具有与第二电源节点电耦接的源极、与第二输出节点耦接的漏极和栅极；第二晶体管，具有与第一晶体管的源极耦接的源极、与第一输出节点耦接的漏极和栅极；第三开关器件，耦接在第一晶体管的栅极与第一输入节点之间，第三开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开；以及第四开关器件，耦接在第二晶体管的栅极与第二输入节点之间，第四开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开。
[0014]优选地，第一放大电路包括:第一晶体管，具有源极、与第二输出节点耦接的漏极和与第一输入节点耦接的栅极；第二晶体管，具有与第一晶体管的源极耦接的源极、与第一输出节点耦接的漏极和与第二输入节点电耦接的栅极；以及第三开关器件，耦接在第一晶体管的源极与第二电源节点之间，第三开关器件被配置为:响应于时钟信号的第二状态而闭合，并且响应于时钟信号的第一状态而断开。
[0015]优选地，第二锁存器电路还包括:第二放大电路，与第二电源节点、第三输入节点、第四输入节点、第三输出节点和第四输出节点耦接，第二放大电路被配置为:响应于时钟信号的第二状态，基于第三输入节点和第四输入节点处的电压电平，在第二开关器件的两端之间产生第三电压差值，第三电压差值的绝对值小于第二电压差值的绝对值。
[0016]优选地，第二放大电路包括:第一晶体管，具有与第二电源节点电耦接的源极、与第四输出节点耦接的漏极和栅极；第二晶体管，具有与第一晶体管的源极耦接的源极、与第三输出节点耦接的漏极和栅极；第三开关器件，耦接在第一晶体管的栅极与第三输入节点之间，第三开关器件被配置为:响应于时钟信号的第二状态而闭合，并且响应于时钟信号的第一状态而断开；以及第四开关器件，耦接在第二晶体管的栅极与第四输入节点之间，第四开关器件被配置为:响应于时钟信号的第二状态而闭合，并且响应于时钟信号的第一状态而断开。
[0017]优选地，第二锁存器电路的第二放大电路包括:第一晶体管，具有源极、与第二锁存器电路的第四输出节点耦接的漏极以及与第三输入节点电耦接的栅极；第二晶体管，具有与第一晶体管的源极耦接的源极、与第三输出节点耦接的漏极和与第四输入节点电耦接的栅极；以及第三开关器件，耦接在第一晶体管的源极与第二电源节点之间，第三开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开。
[0018]根据本发明的又一方面，提供了一种方法，包括:响应于时钟信号的第一状态，闭合第一开关器件，第一开关器件耦接在第一锁存器电路的第一输出节点与第一锁存器电路的第二输出节点之间；响应于时钟信号的第一状态，基于第一锁存器电路的第一输入节点和第一锁存器电路的第二输入节点的电压电平，通过第一放大电路在第一输出节点与第二输出节点之间产生第一电压差值；响应于时钟信号的第二状态，断开第一开关器件；以及响应于时钟信号的第二状态，基于第一电压差值，通过第二放大电路在第一输出节点和第二输出节点之间产生第二电压差值，第一电压差值的绝对值小于第二电压差值的绝对值。
[0019]优选地，该方法还包括:响应于时钟信号的第一状态，闭合第二开关器件，第二开关器件耦接在第一锁存器电路的第一输入节点与第一锁存器电路的第一晶体管的栅极之间；以及响应于时钟信号的第一状态，闭合第三开关器件，第三开关器件耦接在第一锁存器电路的第二输入节点与第一锁存器电路的第二晶体管的栅极之间，第一晶体管和第二晶体管被配置为一个差分对。
[0020]优选地，该方法还包括:响应于时钟信号的第二状态，闭合第二开关器件，第二开关器件耦接在第一锁存器电路的差分对的公共节点与电源节点之间。
[0021]优选地，该方法还包括:响应于时钟信号的第二状态，闭合第二开关器件，第二开关器件耦接在第二锁存器电路的第一输出节点与第二锁存器电路的第二输出节点之间；响应于时钟信号的第二状态，基于第一锁存器电路的第一输出节点的电压电平和第一锁存器电路的第二输出节点的电压电平，通过第二锁存器电路的第一放大电路在第二锁存器电路的第一输出节点与第二锁存器电路的第二输出节点之间产生第三电压差值；响应于时钟信号的第一状态，断开第二开关器件；以及响应于时钟信号的第一状态，基于第三电压差值，通过第二锁存器电路的第二放大电路在第二锁存器电路的第一输出节点与第二锁存器电路的第二输出节点之间产生第四电压差值。
[0022]优选地，该方法还包括:响应于时钟信号的第一状态，闭合第三开关器件，第三开关器件耦接在第二锁存器电路的差分对的公共节点与电源节点之间。
【附图说明】
[0023]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
[0024]图1是根据一些实施例的锁存器电路的电路图。
[0025]图2是根据一些实施例的图1的锁存器电路的各个节点处的信号的示图。
[0026]图3是根据一些实施例的另一锁存器电路的电路图。
[0027]图4是根据一些实施例的主-从触发器电路的功能框图。
[0028]图5A至图是根据一些实施例的基于图4中的功能框图实施的示例性主-从触发器电路的电路图。
[0029]图6是根据一些实施例的操作锁存器电路或触发器电路的方法的流程图。
【具体实施方式】
[0030]以下公开内容提供了许多不同的实施例或实例，用于实现本发明的不同特征的。以下描述部件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不意欲限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附件部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
[0031]在一些实施例中，锁存器电路具有位于锁存器电路的非反相与反相输出节点之间的开关器件。在预评估(pre-evaluate)阶段期间闭合开关器件，以使各输出节点处的电压电平的电压差值比全摆幅电压差值小，并且在再生阶段断开该开关器件。由于具有开关器件，根据本发明的锁存器电路具有与CMOS锁存器电路相当的(comparable)功耗等级和与CML锁存器电路相当的操作速度。
[0032]图1是根据一些实施例的锁存器电路100的电路图。锁存器电路100包括:第一电源节点102 ;第二电源节点104 ;第一输入节点112 ;第二输入节点114 ;第一输出节点122 ;第二输出节点124 ;开关器件130，耦接在第一输出节点122与第二输出节点124之间；第一放大电路140，与第二电源节点104、第一输入节点112、第二输入节点114、第一输出节点122和第二输出节点124耦接；以及第二放大电路150，与第一电源节点102、第一输出节点122和第二输出节点124耦接。
[0033]在一些实施例中，第一电源节点102被配置为承载第一电源电压VDD，诸如预定正电压。在一些实施例中，第二电源节点104被配置为承载第二电源电压VSS，诸如参考地电压或预定负电压。在一些实施例中，第一输入节点112和第二输入节点114被配置为接收一对差分信号。在一些实施例中，第一输入节点112还被称为非反相输入端，而第二输入节点114还被称为反相输入端。在一些实施例中，第一输出节点122和第二输出节点124被配置为输出一对差分信号。在一些实施例中，第一输出节点122还被称为非反相输出端，而第二输出节点124还被称为反相输出端。
[0034]第一开关器件130被配置为:响应于时钟信号CLK (图2)的第一状态而闭合，并且响应于时钟信号CLK的第二状态而断开。在一些实施例中，时钟信号CLK的第一状态是指逻辑高状态，而时钟信号CLK的第二状态是指逻辑低状态。在一些实施例中，当开关器件130闭合时，开关器件130用作节点122与124之间的低阻抗电阻性器件。在一些实施例中，当开关器件130断开时，开关器件130用作节点122与124之间的高阻抗电阻性器件或开路。
[0035]在一些实施例中，开关器件130是N型晶体管或传输门。在一些实施例中，开关器件130是P型晶体管。基于开关器件130的各种实施方式，相应地设置用于操作开关器件130的控制信号的逻辑状态。
[0036]第一放大电路140包括:N型晶体管142和144，被配置作为差分对；以及开关器件146和148。晶体管142具有源极142s、漏极142d和栅极142g。晶体管144具有源极144s、漏极144d和栅极144g。晶体管142的漏极142d与第二输出节点124耦接。晶体管144的漏极144d与第一输出节点122耦接。源极142s和144s与节点149耦接。开关器件146耦接在晶体管142的栅极142g与第一输入节点112之间。开关器件146被配置为:响应于时钟信号CLK的第一状态而闭合，并且响应于时钟信号CLK的第二状态而断开。开关器件148耦接在晶体管144的栅极144g和第二输入节点114之间。开关器件148还被配置为:响应于时钟信号CLK的第一状态而闭合，并且响应于时钟信号CLK的第二状态而断开。
[0037]在操作中，第一放大电路140被配置为:响应于时钟信号CLK的第一状态，基于第一输入节点112和第二输入节点114的电压电平，在开关器件130的两端之间产生第一电压差值。在一些实施例中，第一电压差值的绝对值小于第一电源电压VDD与第二电源电压VSS之间的第二电压差值的绝对值。
[0038]此外，响应于时钟信号CLK的第二状态，开关器件146和148断开。通过晶体管142和144的栅极142g和144g处的寄生电容(标注为142c和144c)将晶体管142和144的栅极142g和144g处的电压电平保持预定的时间段。保持在寄生电容142c和144c处的电荷通过各个泄露路径逐渐释放，并且在预定的时间段之后被耗尽。在一些实施例中，时钟信号CLK具有对应于预定时间段的五分之一到十分之一的信号周期。因此，在锁存器电路100的工作期间，寄生电容142c和144c在开关器件146和148断开的时间段期间有效地保持栅极142g和144g处的电压电平。
[0039]第二放大电路150包括P型晶体管152和154。晶体管152具有源极152s、漏极152d和栅极152go晶体管154具有源极154s、漏极154d和栅极154g。晶体管152和154的源极152s和154s与第一电源节点102耦接。晶体管152的漏极152d与第二输出节点124和晶体管154的栅极154g耦接。晶体管154的漏极154d与第一输出节点122和晶体管152的栅极152g耦接。
[0040]在操作中，第二放大电路150被配置为:响应于时钟信号CLK的第二状态，基于开关器件130两端的第一电压差值，在开关器件130的两端之间产生第三电压差值。在一些实施例中，第一电压差值的绝对值小于第三电压差值的绝对值。在一些实施例中，第三电压差值的绝对值与第二电压差值(即，第一电源电压VDD与第二电源电压VSS之间的电压)的绝对值相同。
[0041]本发明所提供的锁存器电路100的晶体管的沟道类型和电源电压仅作为实例。在一些实施例中，晶体管142和144是P型晶体管，晶体管152和154是N型晶体管，并且电源节点104处的电压电平大于电源节点102处的电压电平。
[0042]图2是根据一些实施例的图1的锁存器电路100的各个节点处的信号的示图。信号CLK表不可用于控制开关器件130、146和148 (图1)的时钟信号。信号DATA表不输入节点112处的信号。信号DATAB表示输入节点114处的信号。信号Q表示输出节点122处的信号。信号QB表示输出节点124处的信号。此外，在图2所示的实施例中，第一电源电压VDD被设置为800mV，而第二电源电压VSS被设置为0V。在一些实施例中，电压VDD对应于逻辑高状态，以及电压VSS对应于逻辑低状态。图2所示的信号CLK、DATA、DATAB, Q和QB以及VDD和VSS的电压电平是用于示出锁存器电路100工作的实例。
[0043]在时间Tl处，信号DATA开始从电压VSS转换为电压VDD。基于锁存器电路100在时间Tl之前存储的信号DATA的逻辑值，信号Q处于逻辑低状态并且具有接近电压为VSS的电压电平，以及信号QB处于逻辑高状态并且具有接近电压为VDD的电压电平。
[0044]在时间T2处，信号CLK开始从电压VSS转换为电压VDD。结果，开关器件130、146和148开始闭合。开关器件130、146和148的操作在节点122和124处产生信号波动。然而，放大电路150的交叉耦接的晶体管152和154使得信号Q保持为接近电压为VSS的电压电平以及信号QB保持为接近电压为VDD的电压电平。
[0045]在时间T3处，信号CLK具有电压VDD的电压电平，其足以闭合开关器件130、146和148。因此，开关器件130、146和148用作低阻抗电阻性器件。同时，信号DATA具有电压为VDD的电压电平(并且信号DATAB具有电压VSS的电压电平)，该电压电平表示将在锁存器100中存储的逻辑高值。因此，晶体管142的栅极142g具有电压为VDD的电压电平，并且晶体管142导通。晶体管144的栅极144g具有电压为VSS的电压电平，并且晶体管144截止。由于晶体管142导通，所以信号QB被拉向电压VSS。然后，信号QB开始使晶体管154导通，转而又逐渐使晶体管152截止。
[0046]由于开关器件130闭合并用作节点122与124之间的低阻抗电阻性器件，所以通过开关器件130在栅极152g与154g之间共享电荷来帮助信号Q和QB的信号转换。闭合的开关器件130将信号Q和QB大致拉向电压VDD与电压VSS之间的中间值。此外，闭合的开关器件130的阻抗使得信号Q和QB的电压电平通过晶体管142、144、152和154被进一步彼此拉远。然而，闭合的开关器件130的阻抗还将信号Q与QB之间的电压差值限制为小于电压VDD与电压VSS之间的全摆幅。
[0047]在时间T4处，信号CLK开始从电压VDD转换为电压VSS。结果，开关器件130、146和148开始断开。开关器件130的阻抗增大，并且放大电路150能够进一步增大信号Q与QB之间的电压差值。至少由于通过寄生电容142c和144c而存储在栅极142g和144g处的电压电平，所以晶体管142保持导通，而晶体管144保持截止。
[0048]在时间T5处，信号CLK具有电压为VSS的电压电平，其足以断开开关器件130、146和148。因此，开关器件130、146和148用作开路或用作高阻抗电阻性器件(阻抗比其在闭合状态时的阻抗更大)。基于从时间T3到时间T4的时间段内形成的信号Q与QB之间的电压差值，放大电路150将信号Q和QB中的一个(诸如图2中的信号Q)拉向电压VDD。同时，基于栅极142g和144g处的电压，放大电路140将信号Q和QB中的另一个(诸如图2中的信号QB)拉向电压VSS。在从时间T5到时间T6的时间段内，信号CLK保持为电压为VSS的电压电平。信号Q具有接近电压VDD的电压电平，并且信号QB具有接近电压VSS的电压电平，以存储在时间T3到T4的时间段中与信号DATA对应的逻辑值。
[0049]在一些实施例中，从时间T3到T4的时间段还被称为操作锁存器电路100的预评估阶段，以及从时间T5到T6的时间段还被称为操作锁存器电路100的再生阶段。
[0050]在时间T6处，信号CLK开始从电压VSS转换为电压VDD，这开始了操作锁存器电路100的包括预评估阶段和再生阶段的另一时钟周期。在开始于时间T6处的时钟周期期间，信号DATA处于逻辑低状态(具有电压VSS)，并且信号DATAB处于逻辑高状态(具有电压VDD)。锁存器电路100通过将信号Q拉向电压VSS以及将信号QB拉向电压VDD来存储信号DATA和DATAB。由于锁存器电路100的电路器件具有对称的布置，所以以与上述将信号Q拉向电压VDD的操作类似的方式执行将信号QB拉向电压VDD的操作。
[0051]在时间T7处，信号DATA保持为电压VSS，并且信号DATAB保持为电压VDD。信号CLK开始从电压VSS转换为电压VDD。结果，开关器件130、146和148开始闭合。开关器件130、146和148的操作在节点122和124处产生信号波动。然而，放大电路150的交叉耦接的晶体管152和154使得信号Q保持为接近电压VSS的电压电平以及信号QB保持为接近电压VDD的电压电平。
[0052]在时间T8处，信号CLK具有电压为VDD的电压电平，这足以闭合开关器件130、146和148。晶体管142的栅极142g具有来自信号DATA的电压为VSS的电压电平，因此晶体管142截止。晶体管144的栅极144g具有来自信号DATAB的电压为VDD的电压电平，因此晶体管144导通。由于晶体管144导通，所以信号Q被拉向电压VSS并且保持晶体管152导通。因此，信号QB保持在被拉向电压VDD的电平，因而晶体管154截止。同时，由于开关器件130闭合并用作节点122与124之间的低阻抗电阻性器件，所以信号Q和QB也通过开关器件130被拉向电压VDD与电压VSS之间的中间值。闭合的开关器件130的阻抗将信号Q与QB之间的电压差值限制为小于电压VDD与电压VSS之间的全摆幅。各个导电路径的竞争导致最终将信号Q拉至稍微高于电压VSS而将信号QB拉向电压VDD与电压VSS之前的中间值。
[0053]在时间T9处，信号CLK开始从电压VDD转换为电压VSS。结果，开关器件130、146和148开始断开。开关器件130的阻抗增大，因此放大电路150能够进一步增大信号Q与QB之间的电压差值。至少由于通过寄生电容142c和144c而存储在栅极142g和144g处的电压电平，所以晶体管142保持截止，而晶体管144保持导通。
[0054]在时间TlO处，信号CLK具有电压VSS的电压电平，这足以断开开关器件130、146和148。基于时间T9处的信号Q与QB之间的电压差值，放大电路150将信号QB拉向电压VDD0同时，基于栅极142g和144g处的电压，放大电路140将信号Q拉向电压VSS。在从时间TlO到时间Tll的时间段内，信号CLK保持在电压为VSS的电压电平。信号Q具有接近电压VSS的电压电平，并且信号QB具有接近电压VDD的电压电平，以存储在从时间T8到T9的时间段中与信号DATA对应的逻辑值。
[0055]在一些实施例中，从时间T8到T9的时间段对应于操作锁存器电路100的预评估阶段，以及从时间TlO到Tll的时间段对应于操作锁存器电路100的再生阶段。
[0056]在时间Tll处，信号CLK开始从电压VSS转换为电压VDD，其开始操作锁存器电路100的包括预评估阶段和再生阶段的另一时钟周期。
[0057]此外，上述在时间T7处开始的时钟周期对应于:响应于处于电压为VSS的信号DATA而将信号Q保持在接近电压VSS的操作。由于锁存器电路100的电路器件具有对称的布置，所以以与时间T7到时间Tll所示的操作类似的方式来执行:响应于处于电压为VSS的信号DATAB而将信号QB保持在接近电压VSS的操作。
[0058]图3是根据一些实施例的另一锁存器电路300的电路图。对于图3中的与图1所示的组件相同或类似的组件给出相同的参考标号，因此省略其详细描述。
[0059]锁存器电路300包括:第一电源节点102 ;第二电源节点104 ;第一输入节点312 ;第二输入节点314 ;第一输出节点322 ;第二输出节点324 ;开关器件330，耦接在第一输出节点322与第二输出节点324之间；第一放大电路340，与第二电源节点104、第一输入节点312、第二输入节点314、第一输出节点322和第二输出节点324耦接；以及第二放大电路350，与第一电源节点102、第一输出节点322和第二输出节点324耦接。
[0060]第一放大电路340相当于图1中的放大电路140并且包括:N型晶体管142和144，被配置为差分对；以及开关器件342。与图1中的放大电路140相比，省略了开关器件146和148，并且开关器件342位于电源节点104和公共节点149之间。开关器件330对应于开关器件130。开关器件330和342被配置为:控制开关器件330和开关器件342，使得一次只闭合其中的一个。在一些实施例中，响应于时钟信号CLK的第一状态，开关器件330闭合而开关器件342断开；以及响应于时钟信号CLK的第二状态，开关器件330断开而开关器件342闭合。在一些实施例中，通过控制信号CLK来控制开关器件330，而通过与信号CLK逻辑互补的控制信号CLKB来控制开关器件342。
[0061]在操作中，第一放大电路340被配置为:响应于时钟信号CLK的第一状态，基于第一输入节点312和第二输入节点314的电压电平，在开关器件330的两端之间产生第一电压差值。在一些实施例中，第一电压差值的绝对值小于第一电源电压VDD与第二电源电压VSS之间的第二电压差值的绝对值。
[0062]第二放大电路350相当于图1中的放大电路150。在操作中，第二放大电路350被配置为:响应于时钟信号CLK的第二状态，基于开关器件330两端的第一电压差值，在开关器件330的两端之间产生第三电压差值。在一些实施例中，第一电压差值的绝对值小于第三电压差值的绝对值。在一些实施例中，第三电压差值的绝对值与第二电压差值(即，第一电源电压VDD与第二电源电压VSS之间的电压)的绝对值相同。
[0063]所提供的锁存器电路300的晶体管的沟道类型和电源电压仅作为实例。在一些实施例中，晶体管142和144是P型晶体管，晶体管152和154是N型晶体管，并且电源节点104处的电压电平大于电源节点102处的电压电平。
[0064]在锁存器电路300中，锁存器电路300中的电源节点104并不是一直与晶体管142和144耦接。诸如与锁存器电路100中一样，将电源节点104 —直与晶体管142和144耦接而在电源节点102与104之间提供了直流(DC)导电路径，以加速信号Q或QB从电压VSS转换为VDD，反之亦然。然而，DC电流也伴随DC导电路径产生。因此，与具有相当器件尺寸的锁存器电路100相比，锁存器电路300以较慢的信号转换速度为代价来消耗更少的功率。
[0065]图4是根据一些实施例的主-从触发器电路400的功能框图。触发器电路400用于示出锁存器电路100和/或锁存器电路300的应用。在一些实施例中，触发器电路400可用作通信系统的信号恢复电路中的频率/相位检测器。
[0066]触发器电路400包括主锁存器电路410、从锁存器电路420以及反相器430和440。锁存器电路410包括数据输入节点D1、时钟输入接单CKl和输出节点Q1。锁存器电路420包括数据输入节点D2、时钟输入节点CK2和输出节点Q2。在一些实施例中，锁存器电路410具有与锁存器电路100或锁存器电路300相同或类似的配置。在一些实施例中，锁存器电路420具有与锁存器电路100或锁存器电路300相同或类似的配置。因此，在一些实施例中，节点Dl和D2对应于输入节点112，节点Ql和Q2对应于输出节点122，以及节点CKl和CK2被配置为接收用于开关器件130、146和/或148的控制信号。省略了与逻辑互补信号对应的其他节点和其他信号。
[0067]锁存器电路410的数据输入节点Dl被配置为接收数据信号DIN。锁存器电路410的数据输出节点Ql与锁存器电路420的数据输入节点D2耦接。锁存器电路410的时钟输入节点CKl被配置为接收时钟信号/CLKIN。反相器430接收时钟信号CLKIN并生成与时钟信号CLKIN逻辑互补的另一时钟信号/CLKIN。锁存器电路420的时钟输入节点CK2被配置为接收时钟信号CLKIN。锁存器电路420的数据输出节点Q2输出锁存器输出信号QOUT。反相器440接收输出信号QOUT并生成与输出信号QOUT逻辑互补的另一输出信号/Q0UT。反相器440被设置为生成具有预定转换速率和/或具有预定电流驱动能力的信号/Q0UT。
[0068]在一些实施例中，省略反相器440。在一些实施例中，反相器440被缓冲器电路替代，并且从缓冲器输出再生信号QOUT而不是信号/Q0UT。
[0069]图5A是根据一些实施例的基于图4中的功能框图实现的示例性主-从触发器电路500A的电路图。触发器电路500A包括:第一锁存器电路100A，与锁存器电路410对应；第二锁存器电路100B，与锁存器电路420对应；反相器502和504，与反相器440对应；以及输出节点506和508。在图5A中没有示出与反相器430对应的组件。
[0070]基于锁存器电路100来实现第一锁存器电路100A，并且该第一锁存器电路具有:输入节点112A和114A，与输入节点112和114对应；输出节点122A和124A，与输出节点122和124对应；以及开关器件130A、146A和148A，与开关器件130、146和148对应。基于锁存器电路100来实现第二锁存器电路100B，并且该第二锁存器电路具有:输入节点112B和114B，与输入节点112和114对应；输出节点122B和124B，与输出节点122和124对应；以及开关器件130B、146B和148B，与开关器件130、146和148对应。省略了锁存器电路100A和锁存器电路100B的其他组件的标号和详细描述。
[0071]输入节点112A被配置为接收作为输入信号DATA的数据信号DIN，并且输入节点114A被配置为接收作为输入信号DATAB的与数据信号DIN逻辑互补的数据信号。时钟信号CLKIN被锁存器电路100A用作时钟信号CLK。开关器件130A、146A和148A被配置为:响应于时钟信号/CLKIN的第一状态而闭合，并且响应于时钟信号/CLKIN的第二状态而断开。
[0072]输出节点122A与锁存器电路100B的输入节点112B耦接，并且输出节点124A与输入节点114B耦接。时钟信号CLKIN被锁存器电路100B用作时钟信号CLK。开关器件130B、146B和148B被配置为:响应于时钟信号CLKIN的第一状态或时钟信号/CLKIN的第二状态而闭合，并且响应于时钟信号CLKIN的第二状态或时钟信号/CLKIN的第一状态而断开。输出节点122B输出信号Q，并且输出节点124B输出信号QB。反相器502接收节点122B处的输出信号Q0UT，并在节点506处生成与信号QOUT逻辑互补的输出信号。反相器504接收节点124B处的输出信号/Q0UT，并在节点508处生成与信号/QOUT逻辑互补的输出信号。
[0073]在操作中，当时钟信号/CLKIN为逻辑高时，锁存器电路100A处于预评估阶段，而锁存器电路100B处于再生阶段。当时钟信号/CLKIN为逻辑低时，锁存器电路100A处于再生阶段，而锁存器电路100B处于预评估阶段。锁存器电路100A和100B操作的详细描述与图1中的锁存器电路100相同，因此将其省略。
[0074]图5B是根据一些实施例的基于图4中的功能框图实现的示例性主-从触发器电路500B的电路图。触发器电路500B包括第一锁存器电路300A，与锁存器电路410对应；和第二锁存器电路300B，与锁存器电路420对应。在图5B中没有示出与反相器430对应的组件。对于图5B中示出的与图5A中的组件相同或类似的组件给出相同的参考标号。
[0075]基于锁存器电路300来实现第一锁存器电路300A，并且该第一锁存器电路具有:输入节点312A和314A，与输入节点312和314对应；输出节点322A和324A，与输出节点322和324对应；以及开关器件330A和342A，与开关器件330和342对应。基于锁存器电路300来实现第二锁存器电路300B，并且该第二锁存器电路具有:输入节点312B和314B，与输入节点312和314对应；输出节点322B和324B，与输出节点322和324对应；以及开关器件330B和342B，与开关器件330和342对应。省略锁存器电路300A和锁存器电路300B的其他组件的详细描述。
[0076]输入节点312A被配置为接收作为输入信号DATA的数据信号DIN，并且输入节点314A被配置为接收与数据信号DIN逻辑互补的数据信号。时钟信号/CLKIN被锁存器电路300A用作时钟信号CLK。开关器件330A被配置为:响应于时钟信号/CLKIN的第一状态而闭合，并且响应于时钟信号/CLKIN的第二状态而断开。开关器件342A被配置为:响应于时钟信号CLKIN的第一状态而断开，并且响应于时钟信号CLKIN的第二状态而闭合。
[0077]输出节点322A与锁存器电路300B的输入节点312B耦接，并且输出节点324A与输入节点314B耦接。时钟信号CLKIN被锁存器电路300B用作时钟信号CLK。开关器件330B被配置为:响应于时钟信号CLKIN的第一状态或时钟信号/CLKIN的第二状态而闭合，并且响应于时钟信号CLKIN的第二状态或时钟信号/CLKIN的第一状态而断开。开关器件342B被配置为:响应于时钟信号CLKIN的第一状态或时钟信号/CLKIN的第二状态而断开，并且响应于时钟信号CLKIN的第二状态或时钟信号/CLKIN的第一状态而闭合。反相器502接收节点322B处的输出信号Q0UT，并在节点506处生成输出信号/Q0UT。反相器504接收节点324B处的与信号QOUT逻辑互补的输出信号，并在节点508处生成与信号/QOUT逻辑互补的输出信号。
[0078]在操作中，当时钟信号/CLKIN为逻辑高时，锁存器电路300A处于预评估阶段，而锁存器电路300B处于再生阶段。当时钟信号/CLKIN为逻辑低时，锁存器电路300A处于再生阶段，而锁存器电路300B处于预评估阶段。锁存器电路300A和300B操作的详细描述与图3中的锁存器电路300相同，因此将其省略。
[0079]图5C是根据一些实施例的基于图4中的功能框图实现的示例性主-从触发器电路500C的电路图。触发器电路500C包括:第一锁存器电路300A，与锁存器电路410对应；和第二锁存器电路100B，与锁存器电路420对应。在图5C中没有示出与反相器430对应的组件。对于图5C中示出的与图5A和图5B中的组件相同或类似的组件给出相同的参考标号。
[0080]在操作中，当时钟信号/CLKIN为逻辑高时，锁存器电路300A处于预评估阶段，而锁存器电路100B处于再生阶段。当时钟信号/CLKIN为逻辑低时，锁存器电路300A处于再生阶段，而锁存器电路100B处于预评估阶段。锁存器电路300A和锁存器电路100B的操作与上面结合图5A和图5B示出的300A和100B的操作类似，因此省略其详细描述。
[0081]图f5D是根据一些实施例的基于图4中的功能框图实现的示例性主-从触发器电路500D的电路图。触发器电路500D包括:第一锁存器电路100A，与锁存器电路410对应；和第二锁存器电路300B，与锁存器电路420对应。在图中没有示出与反相器430对应的组件。对于图f5D中示出的与图5A和图5B中的组件相同或类似的组件给出相同的参考标号。
[0082]在操作中，当时钟信号/CLKIN为逻辑高时，锁存器电路100A处于预评估阶段，而锁存器电路300B处于再生阶段。当时钟信号/CLKIN为逻辑低时，锁存器电路100A处于再生阶段，而锁存器电路300B处于预评估阶段。锁存器电路10A和锁存器电路300B的操作与上面结合图5A和图5B示出的100A和300B的操作类似，因此省略其详细描述。
[0083]图6是根据一些实施例的操作锁存器电路(诸如锁存器电路100或300)或触发器电路(诸如触发器电路500A至500D)的方法的流程图。操作610至640对应于操作单个锁存器电路100或300或者操作主-从触发器电路500A至500D中的主锁存器电路的操作。操作650至680对应于操作主-从触发器电路500A至500D中的从锁存器电路。应该理解，可以在图6所示的方法600之前、期间和/或之后执行附加操作，并且本文仅简要描述一些其他的处理。
[0084]方法600开始于操作610，其中响应于时钟信号CLK或CLKIN的第一状态，闭合锁存器电路的第一开关器件，诸如锁存器电路100或300的开关电路130或330，或主锁存器电路100A或300A的开关电路130A或330A。第一开关器件耦接在相应的锁存器电路的两个输出节点之间。
[0085]该方法进行到操作620，其中响应于时钟信号CLK或CLKIN的第一状态，基于锁存器电路的第一输入节点和第二输入节点的电平电压，通过第一放大电路(诸如锁存器电路100或300的放大电路140或340，或锁存器电路100A或300A的对应的组件)在第一输出节点与第二输出节点之间产生第一电压差值。
[0086]该方法600进行到操作630，其中响应于时钟信号CLK或CLKIN的第二状态，断开第一开关器件。
[0087]该方法600进行到操作640，其中响应于时钟信号CLK或CLKIN的第二状态，基于第一电压差值，通过第二放大电路(诸如锁存器电路100或300的放大电路150或350，或锁存器电路100A或300A的对应的组件)在第一输出节点与第二输出节点之间产生第二电压差值。第一电压差值的绝对值小于第二电压差值的绝对值。
[0088]对于单个锁存器电路100或300的操作，没有其他的锁存器电路，因此省略操作650至680。对于操作主-从触发器电路500A至500D，方法600进行到操作从锁存器电路的操作650至680。
[0089]在操作650中，响应于时钟信号CLKIN的第二状态，闭合从锁存器电路的第二开关器件(诸如锁存器电路100B或300B的开关电路130B或330B)。第二开关器件耦接在对应的从锁存器电路的两个输出节点之间。
[0090]该方法600进行到操作660，其中响应于时钟信号CLKIN的第二状态，基于锁存器电路的第一输入节点和第二输入节点的电压电平，通过从锁存器电路的第一放大电路(诸如锁存器电路100B或300B中的与放大电路140或340对应的组件)在从锁存器电路的第一输出节点与第二输出节点之间产生第三电压差值。
[0091]该方法600进行到操作670，其中响应于时钟信号CLKIN的第一状态，断开第二开关器件。
[0092]该方法600进行到操作680，其中响应于时钟信号CLKIN的第一状态，基于第三电压差值，通过从锁存器电路的第二放大电路(诸如锁存器电路100B或300B中的与电路150或350对应的组件)在从锁存器电路的第一输出节点与第二输出节点之间产生第四电压差值。第三电压差值的绝对值小于第四电压差值的绝对值。
[0093]根据一个实施例，一种锁存器电路包括:第一电源节点，被配置为承载第一电源电压；第二电源节点，被配置为承载第二电源电压；第一输入节点；第二输入节点；第一输出节点；第二输出节点；第一开关器件，耦接在第一输出节点与第二输出节点之间；以及第一放大电路，与第二电源节点、第一输入节点、第二输入节点、第一输出节点和第二输出节点耦接。第一开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开。第一放大电路被配置为:响应于时钟信号的第一状态，基于第一输入节点和第二输入节点的电压电平，在第一开关器件的两端之间产生第一电压差值，第一电压差值的绝对值小于第一电源电压与第二电源电压之间的第二电压差值的绝对值。
[0094]根据另一实施例，一种触发器电路包括:第一电源节点，被配置为承载第一电源电压；第二电源节点，被配置为承载第二电源电压；第一锁存器电路；以及第二锁存器电路。第一锁存器电路包括:第一输入节点；第二输入节点；第一输出节点；第二输出节点；第一开关器件，耦接在第一输出节点与第二输出节点之间；以及第一放大电路，与第二电源节点、第一输入节点、第二输入节点、第一输出节点和第二输出节点耦接。第一开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于时钟信号的第二状态而断开以处于高阻抗状态。第一放大电路被配置为:响应于时钟信号的第一状态，基于第一输入节点和第二输入节点的电压电平，在第一开关器件的两端之间产生第一电压差值。第一电压差值的绝对值小于第一电源电压与第二电压电压之间的第二电压差值的绝对值。第二锁存器电路包括:第三输入节点，与第二输出节点电耦接；第四输入节点，与第一输出节点电耦接；第三输出节点；第四输出节点；以及第二开关器件，耦接在第三输出节点与第四输出节点之间。第二开关器件被配置为:响应于时钟信号的第二状态而闭合，并且响应于时钟信号的第一状态而断开。
[0095]根据另一实施例，一种方法包括:响应于时钟信号的第一状态而闭合第一开关器件，其中第一开关器件耦接在第一锁存器电路的第一输出节点与第一锁存器电路的第二输出节点之间。响应于时钟信号的第一状态，基于第一锁存器电路的第一输入节点和第一锁存器电路的第二输入节点的电压电平，通过第一放大电路在第一输出节点与第二输出节点之间产生第一电压差值。响应于时钟信号的第二状态而断开第一开关器件。响应于时钟信号的第二状态，基于第一电压差值，通过第二放大电路在第一输出节点与第二输出节点之间产生第二电压差值，第一电压差值的绝对值小于第二电压差值的绝对值。
[0096]上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且他们可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。
【主权项】
1.一种锁存器电路，包括: 第一电源节点，被配置为承载第一电源电压； 第二电源节点，被配置为承载第二电源电压； 第一输入节点； 第二输入节点； 第一输出节点； 第二输出节点； 第一开关器件，耦接在所述第一输出节点与所述第二输出节点之间，所述第一开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于所述时钟信号的第二状态而断开；以及 第一放大电路，与所述第二电源节点、所述第一输入节点、所述第二输入节点、所述第一输出节点和所述第二输出节点耦接，所述第一放大电路被配置为:响应于所述时钟信号的第一状态，基于所述第一输入节点和所述第二输入节点的电压电平，在所述第一开关器件的两端之间产生第一电压差值，所述第一电压差值的绝对值小于所述第一电源电压与所述第二电源电压之间的第二电压差值的绝对值。2.根据权利要求1所述的锁存器电路，还包括: 第二放大电路，与所述第一电源节点、所述第一输出节点和所述第二输出节点耦接，所述第二放大电路包括: 第一晶体管，具有与所述第一电源节点耦接的源极、与所述第二输出节点耦接的漏极和与所述第一输出节点耦接的栅极；以及 第二晶体管，具有与所述第一电源节点耦接的源极、与所述第一输出节点耦接的漏极和与所述第二输出节点耦接的栅极。3.根据权利要求2所述的锁存器电路，其中，所述第一晶体管和所述第二晶体管是P型晶体管。4.根据权利要求1所述的锁存器电路，其中，所述第一放大电路包括: 第一晶体管，具有源极、与所述第二输出节点耦接的漏极和栅极； 第二晶体管，具有与所述第一晶体管的源极耦接的源极、与所述第一输出节点耦接的漏极和栅极； 第二开关器件，耦接在所述第一晶体管的栅极与所述第一输入节点之间，所述第二开关器件被配置为:响应于所述时钟信号的第一状态而闭合，并且响应于所述时钟信号的第二状态而断开；以及 第三开关器件，耦接在所述第二晶体管的栅极与所述第二输入节点之间，所述第三开关器件被配置为:响应于所述时钟信号的第一状态而闭合，并且响应于所述时钟信号的第二状态而断开。5.根据权利要求4所述的锁存器电路，其中，所述第一晶体管的源极和所述第二晶体管的源极与所述第二电源节点电耦接。6.根据权利要求4所述的锁存器电路，其中，所述第一晶体管和所述第二晶体管是N型晶体管。7.一种触发器电路，包括: 第一电源节点，被配置为承载第一电源电压； 第二电源节点，被配置为承载第二电源电压； 第一锁存器电路，包括: 第一输入节点； 第二输入节点； 第一输出节点； 第二输出节点； 第一开关器件，耦接在所述第一输出节点与所述第二输出节点之间，所述第一开关器件被配置为:响应于时钟信号的第一状态而闭合，并且响应于所述时钟信号的第二状态而断开从而处于高阻抗状态；和 第一放大电路，与所述第二电源节点、所述第一输入节点、所述第二输入节点、所述第一输出节点和所述第二输出节点耦接，所述第一放大电路被配置为:响应于所述时钟信号的第一状态，基于所述第一输入节点和所述第二输入节点的电压电平，在所述第一开关器件的两端之间产生第一电压差值，并且所述第一电压差值的绝对值小于所述第一电源电压与所述第二电源电压之间的第二电压差值的绝对值； 第二锁存器电路，包括: 第三输入节点，与所述第二输出节点电耦接； 第四输入节点，与所述第一输出节点电耦接； 第三输出节点； 第四输出节点；和 第二开关器件，耦接在所述第三输出节点与所述第四输出节点之间，所述第二开关器件被配置为:响应于所述时钟信号的第二状态而闭合，并且响应于所述时钟信号的第一状态而断开。8.根据权利要求7所述的触发器电路，其中，所述第一放大电路包括: 第一晶体管，具有与所述第二电源节点电耦接的源极、与所述第二输出节点耦接的漏极和栅极； 第二晶体管，具有与所述第一晶体管的源极耦接的源极、与所述第一输出节点耦接的漏极和栅极； 第三开关器件，耦接在所述第一晶体管的栅极与所述第一输入节点之间，所述第三开关器件被配置为:响应于所述时钟信号的第一状态而闭合，并且响应于所述时钟信号的第二状态而断开；以及 第四开关器件，耦接在所述第二晶体管的栅极与所述第二输入节点之间，所述第四开关器件被配置为:响应于所述时钟信号的第一状态而闭合，并且响应于所述时钟信号的第二状态而断开。9.一种方法，包括: 响应于时钟信号的第一状态，闭合第一开关器件，所述第一开关器件耦接在第一锁存器电路的第一输出节点与所述第一锁存器电路的第二输出节点之间； 响应于所述时钟信号的第一状态，基于所述第一锁存器电路的第一输入节点和所述第一锁存器电路的第二输入节点的电压电平，通过第一放大电路在所述第一输出节点与所述第二输出节点之间产生第一电压差值； 响应于所述时钟信号的第二状态，断开所述第一开关器件；以及响应于所述时钟信号的第二状态，基于所述第一电压差值，通过第二放大电路在所述第一输出节点和所述第二输出节点之间产生第二电压差值，所述第一电压差值的绝对值小于所述第二电压差值的绝对值。10.根据权利要求9所述的方法，还包括: 响应于所述时钟信号的第一状态，闭合第二开关器件，所述第二开关器件耦接在所述第一锁存器电路的第一输入节点与所述第一锁存器电路的第一晶体管的栅极之间；以及响应于所述时钟信号的第一状态，闭合第三开关器件，所述第三开关器件耦接在所述第一锁存器电路的第二输入节点与所述第一锁存器电路的第二晶体管的栅极之间，所述第一晶体管和所述第二晶体管被配置为一个差分对。
【文档编号】H03K5/135GK105915208SQ201510573780
【公开日】2016年8月31日
【申请日】2015年9月10日
【发明人】黄琮靖, 陈建宏, 黃明杰, 林志昌, 杨天骏
【申请人】台湾积体电路制造股份有限公司