一种高速低失调电压比较器电路的制作方法
【专利摘要】本发明公开了一种高速低失调电压比较器电路，其包括：三级前置的低增益高带宽预放大器电路和一级高速锁存电路，其中，锁存电路采用两对交叉耦合的正反馈结构，所以可以快速得到比较结果；前置预放大器电路的作用是将微弱的信号放大，一方面可以减小锁存器的传输延时，另一方面可以降低锁存器的等效输入失调电压。
【专利说明】
一种高速低失调电压比较器电路
技术领域
[0001]本发明涉及一种电压比较器电路，具体涉及一种高速低失调电压比较器电路，属于微电子技术领域。
【背景技术】
[0002]比较器是一种将输入信号与参考信号作比较然后产生逻辑输出电平的模块，其广泛的应用于模拟信号到数字信号的转换中，并且是混合信号电路设计中的一个关键模块。
[0003]在模拟信号到数字信号的转换中，比较器的速度是整体转换速度的一个限制因素。
[0004]比较器另一个极为重要的指标是失调电压，它描述了比较器可以做出正确判决的最小输入信号。对于流水线ADC而言，比较器的失调至少要小于数字校正范围。对于单级位数较多的流水线ADC而言，其失调电压需要非常小。
[0005]鉴于以上原因，设计一种高速低失调电压比较器电路就成了需求。
【发明内容】
[0006]本发明的目的在于提供一种高速、低失调电压比较器电路。
[0007]为了实现上述目标，本发明采用如下的技术方案:
[0008]一种高速低失调电压比较器电路，其特征在于，包括:三级前置的低增益高带宽预放大器电路和一级高速锁存电路，其中，
[0009]前述高速锁存电路由匪OS管MLl、NMOS管ML2、NMOS管ML3、NMOS管ML4、NMOS管ML5、NMOS 管 ML6、PMOS 管 ML7、PMOS 管 ML8、PMOS 管 ML9 和电容Cl、电容C2组成；
[0010]前述高速锁存电路的连接过程为:NMOS管MLl的栅极接时钟控制信号CLK_SAMPLE，NMOS管MLI和NMOS管ML2的源极和衬底接地，NMOS管ML2的栅极接偏置电压VBI AS，NMOS管MLI和匪OS管ML2的漏极相连;匪OS管ML3和匪OS管ML4的源极相连并相连匪OS管MLl和匪OS管ML2的漏极，匪OS管ML3和匪OS管ML4的衬底接地，匪OS管ML3的栅极与匪OS管ML5的漏极相连，NMOS管ML4的栅极与NMOS管ML6的漏极相连，NMOS管ML3的漏极与高速锁存电路的输出端0UTL_P相连，NMOS管ML4的漏极与高速锁存电路的输出端0UTL_N相连;电容Cl的一端与高速锁存电路的输出端0UTL_N相连、另一端与NMOS管ML3栅极相连，电容C2的一端与高速锁存电路的输出端0UTL_P相连、另一端与匪OS管ML4的栅极相连;PMOS管ML7的栅极与控制信号CLK_SAMPLE相连，PMOS管ML7的源极和漏极分别和高速锁存电路的输出端0UTL_r#P0UTL_P相连;PMOS管ML8和PMOS管ML9的源极和衬底均与电源VDD相连，PMOS管ML8的栅极以及PMOS管ML9的漏极和高速锁存电路的输出端0UTL_N相连，PMOS管ML9的栅极以及PMOS管ML8的漏极和高速锁存电路的输出端0UTL_P相连;匪OS管ML5和匪OS管ML6的栅极与控制信号CLK_HOLD相连，匪OS管ML5和匪OS管ML6的衬底均接地，匪OS管ML5的源极与输入端IN_P相连，WOS管ML5管的漏极与ML3的栅极相连，匪OS管ML6的源极接输入信号IN_N相连，匪OS管ML6的漏极与NMOS管ML4的栅端相连。
[0011]前述的高速低失调电压比较器电路，其特征在于，还包括:NMOS管Ml和NMOS管M2，
[0012]二者的连接过程为:匪OS管Ml的源极与比较器电路的输入端VIN_N相连，漏极与第二级低增益高带宽预放大器电路的输出端PA_0UT_N2连接，栅极与控制信号CLK_SAMP_IN相连，衬底接地;匪OS管M2的源极与比较器电路的输入端VIN_P相连，漏极与第二级低增益高带宽预放大器电路的输出端PA_0UT_P2连接，栅极与控制信号CLK_SAMP_IN相连，衬底接地。
[0013]前述的高速低失调电压比较器电路，其特征在于，还包括:由两个传输门和一个采样电容CS组成的采样电路，其中，采样DATA_IN的传输门由NMOS管MS2和PMOS管MSl组成，采样REF_IN的传输门由PMOS管MS3和NMOS管MS4构成，
[0014]前述采样电路的连接过程为:匪OS管MS2的源极和PMOS管MSl的源极与输入信号DATA_IN相连，PMOS管MSl的栅极与时钟信号CLK_SAMP_P相连，PMOS管MSl的漏极与匪OS管MS2的漏极相连，PMOS管MSI的衬底接电源VDD，匪OS管MS2的栅极与时钟信号连，NMOS管MS2的衬底接地;NMOS管MS4的源极和PMOS管MS3的源极与输入信号REF_IN相连，PMOS管MS3的栅极与时钟信号CLK_H0LD_P相连，PMOS管MS3的漏极与NMOS管MS4的漏极相连，PMOS管MS3的衬底接电源VDD，NMOS管MS4的栅极与时钟信号CLK_H0LD_P^连，NMOS管MS4的衬底接地;电容Cs的一侧与NMOS管MS2的漏极和NMOS管S4的漏极相连、另一侧作为输出端。
[0015]前述的高速低失调电压比较器电路，其特征在于，前述前置的低增益高带宽预放大器电路由NMOS管MP1、NMOS管MP2、NMOS管MP3、NMOS管MP4和NMOS管MP5组成，
[0016]前述前置的低增益高带宽预放大器电路的连接过程为:匪OS管MPl的栅极与偏置电压VBIAS相连，NMOS管MPl的源极和衬底接地，NMOS管MPl的漏极与NMOS管MP3和NMOS管MP2的源极相连;NMOS管MP2的栅极与输入端VIN_P相连，匪OS管MP2的源极与匪OS管MP3的源极相连，匪OS管MP2的漏极与输出端0UT_N相连，匪OS管MP3的栅极与输入信号VIN_r^j相连，NMOS管MP3的漏极与输出端0UT_P相连;NMOS管MP4的栅极与漏极与电源VDD相连，NMOS管MP4的衬底接地，匪OS管MP4的源极与输出端0UT_N相连，WOS管MP5的栅极和漏极与电源VDD相连，NMOS管MP5的衬底接地，NMOS管MP5的源极与输出端0UT_P相连。
[0017]本发明的有益之处在于:
[0018](I)因为锁存电路采用两对交叉耦合的正反馈结构，所以本发明的比较器电路可以快速得到比较结果，即具有较高的判决速度；
[0019](2)因为在锁存电路前设置了三级低增益高带宽预放大器电路，预放大器电路一方面可以减小锁存器的传输延时，另一方面可以降低锁存器的等效输入失调电压，所以本发明的比较器电路具有较低的失调电压。
【附图说明】
[0020]图1是本发明的高速低失调电压比较器电路的结构示意图；
[0021 ]图2是采样电路的结构示意图；
[0022]图3是前置的预放大器电路的结构示意图；
[0023]图4是图3中的预放大器电路的频率响应图；
[0024]图5是尚速锁存电路的结构不意图；
[0025]图6是加入开关电流管的瞬态仿真图；
[0026]图7是未加入开关电流管的瞬态仿真图；
[0027]图8是500次monte carlo累计概率图；
[0028]图9是500次monte carlo正态概率图。
【具体实施方式】
[0029]以下结合附图和具体实施例对本发明作具体的介绍。
[0030]参照图1，本发明的高速低失调电压比较器电路包括:三级前置的低增益高带宽预放大器电路和一级高速锁存电路(LATCH)。
[0031]下面分别介绍预低增益高带宽预放大器电路和一级高速锁存电路(LATCH)的结构。
[0032]一、高速锁存电路(LATCH)
[0033]参照图5，高速锁存电路(LATCH)由 NMOS 管 ML1、NMOS 管 ML2、NMOS 管 ML3、NMOS 管 ML4、NMOS 管 ML5、NMOS 管 ML6、PMOS 管 ML7、PMOS 管 ML8、PMOS 管 ML9 和电容Cl、电容C2组成。
[0034]高速锁存电路(LATCH)的连接过程为:匪OS管MLl的栅极接时钟控制信号CLK_SAMPLE，匪OS管MLl和匪OS管ML2的源极和衬底接地，匪OS管ML2的栅极接偏置电压VBIAS，NMOS管MLl和NMOS管ML2的漏极相连;NMOS管ML3管和NMOS管ML4管的源极相连并相连NMOS管MLl和匪OS管ML2的漏极，匪OS管ML3和匪OS管ML4的衬底接地，匪OS管ML3的栅极与匪OS管ML5的漏极相连，匪OS管ML4的栅极与NMOS管ML6的漏极相连，匪OS管ML3的漏极与高速锁存电路的输出端0UTL_P相连，WOS管ML4的漏极与高速锁存电路的输出端0UTL_N相连;电容Cl的一端与高速锁存电路的输出端0UTL_N相连、另一端与NMOS管ML3栅极相连，电容C2的一端与高速锁存电路的输出端0UTL_P相连、另一端与匪OS管ML4的栅极相连;PMOS管ML7的栅极与控制信号CLK_SAMPLE相连，PMOS管ML7的源极和漏极分别和高速锁存电路的输出端0UTL_N和0UTL_P相连;PMOS管ML8和PMOS管ML9的源极和衬底均与电源VDD相连，PMOS管ML8的栅极以及PMOS管ML9的漏极和高速锁存电路的输出端0UTL_N相连，PMOS管ML9的栅极以及PMOS管ML8的漏极和高速锁存电路的输出端0UTL_P相连;匪OS管ML5和NMOS管ML6的栅极与控制信号CLKJTOLD相连，匪OS管ML5和NMOS管ML6的衬底均接地，NMOS管ML5的源极与输入端爪_卩相连，NMOS管ML5管的漏极与ML3的栅极相连，NMOS管ML6的源极接输入信号IN_N相连，NMOS管ML6的漏极与NMOS管ML4的栅端相连。
[0035]高速锁存器(LATCH)的工作分为:复位阶段、再生阶段。两个阶段的切换由时钟控制信号CLK_SAMPLE和CLK_H0LD完成。CLK_SAMPLE与CLK_H0LD为两相非交叠时钟。
[0036]当时钟信号CLK_SAMPLE为低CLKJTOLD为高时，高速锁存器(LATCH)处于复位阶段。复位阶段时，(I)MTOS管MLl(开关电流管)关断，节省了功耗；(2)PM0S管ML7导通，输出端通过PMOS管ML7被短接，从而被拉平至一个共模电平，该电平的大小由上下管子的尺寸以及偏置电压确定；(3)W0S管ML5、NM0S管ML6导通，由前置预放大器放大后的信号被采样至电容Cl和电容C2中。
[0037]当时钟信号CLK_SAMPLE为高CLKJTOLD为低时，高速锁存器(LATCH)处于再生阶段。再生阶段时，(I)NMOS管MLl打开，注入一股电流，加速锁存器再生速度；(2)NM0S管ML5、NM0S管ML6以及PMOS管ML7关断，前置预放大器与锁存器隔离；(3)电容C1、C2悬空，两端压差不再发生变化；(4)NM0S管ML3与NMOS管ML4通过悬空电容Cl和C2形成了交叉耦合的正反馈结构，和PMOS管ML8、PM0S管ML9形成的交叉耦合正反馈结构一起加快再生速度。
[0038]高速锁存电路(LATCH)的特点:
[0039]1、结合偏置电流管和开关电流管，在复位阶段关闭，节省功耗;在再生阶段打开，增加电路跨倒，加速锁存器再生时间；
[0040]2、输入端加入了电容Cl和电容C2，使得输入对管形成一个交叉耦合的正反馈结构，加快了高速锁存器(LATCH)的再生速度；
[0041]3、电容Cl和电容C2还作为高速锁存器(LATCH)的采样电容，将前置的预放大器的输出采样到高速锁存器(LATCH)的输入端，从而更好的保持高速锁存器(LATCH)的输入信号。
[0042]二、低增益高带宽预放大器电路
[0043]参照图3，前置的低增益高带宽预放大器电路由匪OS管MPl、匪OS管MP2、匪OS管MP3、NMOS 管 MP4 和 NMOS 管 MP5 组成。
[0044]前置的低增益高带宽预放大器电路的连接过程为:匪OS管MPl的栅极与偏置电压VBIAS相连，NMOS管MPl的源极和衬底接地，NMOS管MPl的漏极与NMOS管MP3和NMOS管MP2的源极相连;NMOS管MP2的栅极与输入端VIN_P相连，NMOS管MP2的源极与NMOS管MP3的源极相连，匪OS管MP2的漏极与输出端0UT_N相连，NMOS管MP3的栅极与输入信号VIN_N端相连，匪OS管MP3的漏极与输出端0UT_P相连;NMOS管MP4的栅极与漏极与电源VDD相连，匪OS管MP4的衬底接地，匪OS管MP4的源极与输出端0UT_N相连，NMOS管MP5的栅极和漏极与电源VDD相连，NMOS管MP5的衬底接地，NMOS管MP5的源极与输出端0UT_P相连。
[0045]匪OS管MP4和匪OS管MP5接成二极管形式，使得预放大器电路的输出阻抗较低，这种接法使得预放大器电路带宽较高，可以加快预放大器电路的建立时间。
[0046]此外，在该前置的预放大器电路中，所有的MOS管均为NMOS管。由于NMOS的载流子迀移率高，所以这种全NMOS的前置预放大器电路比传统的带有PMOS管的前置预放大器电路速度更快。由于单级预放大器电路的增益较低(只有8dB)，所以本发明采用了三级预放大器电路，使得增益要求得到了满足，极大的降低了比较器的整体失调。
[0047]图4是预放大器电路的频率响应图。从图4中我们可以看出:_3dB带宽为3.975GHz，说明本发明的预放大器电路具有较快的建立时间。
[0048]前置的预放大器电路的特点:
[0049]1、电路中所有MOS管均为匪OS管，匪OS载流子迀移速率高，相比传统带有PMOS管的前置预放大器速度快；
[0050]2、二极管接法作为有源负载，输出阻抗低，特征频率高，相比于传统的前置预放大器速度得到极大提升。
[0051]由于高速锁存电路(LATCH)采用了交叉耦合的正反馈结构，再生时间很短，可以很快的得到比较结果，但锁存电路的失调电压较大，且会产生回踢噪声，故需要采用预放大器进行隔离。前置预放大器电路的作用是将微弱的信号放大，一方面可以减小锁存器的传输延时，另一方面可以降低锁存器的等效输入失调电压。
[0052]具有上述结构的比较器电路可以作为连续时间比较器使用。
[0053]当然，我们还可以对上述连续时间比较器的结构做改动，使其成为一个开关电容比较器，具体是在前置的预放大器电路中增设两个开关管，分别记为NMOS管M1、NM0S管M2。
[0054]参照图1，NMOS管Ml和NMOS管M2的连接过程为:NMOS管MI的源极与比较器电路的输入端VIN_N相连，漏极与第二级低增益高带宽预放大器电路的输出端PA_0UT_N2连接，栅极与控制信号CLK_SAMP_IN相连，衬底接地;WOS管M2的源极与比较器电路的输入端￥爪_卩相连，漏极与第二级低增益高带宽预放大器电路的输出端PA_0UT_P2连接，栅极与控制信号CLK_SAMP_IN相连，衬底接地。
[0055]作为一种优选的方案，我们还可以在前置预放大器电路的前面连接采样电路。
[0050]参照图2，米样电路由两个传输门和一个米样电容Cs组成，其中，米样DATA_IN的传输门由NMOS管MS2和PMOS管MSl组成，采样REF_IN的传输门由PMOS管MS3和NMOS管MS4构成。
[0057]该采样电路的连接过程为:NMOS管MS2的源极和PMOS管MSl的源极与输入信号DATA_IN相连，PMOS管MSl的栅极与时钟信号CLK_SAMP_P相连，PMOS管MSl的漏极与匪OS管MS2的漏极相连，PMOS管MSI的衬底接电源VDD，匪OS管MS2的栅极与时钟信号连，NMOS管MS2的衬底接地;NMOS管MS4的源极和PMOS管MS3的源极与输入信号REF_IN相连，PMOS管MS3的栅极与时钟信号CLK_H0LD_P相连，PMOS管MS3的漏极与NMOS管MS4的漏极相连，PMOS管MS3的衬底接电源VDD，NMOS管MS4的栅极与时钟信号CLK_H0LD_P^连，NMOS管MS4的衬底接地;电容Cs的一侧与NMOS管MS2的漏极和NMOS管S4的漏极相连、另一侧作为输出端。
[0058]最后将图2采样电路的OUT端口接图1中的VIN端口。
[0059]当连接REF_IN的传输门处于导通阶段，此时对应于图1中Ml、M2管导通阶段，运放被接成单位增益负反馈形式，提供采样参考信号REF_IN所需的共模电平。REF_IN被采样至采样电容Cs且在该采样过程中可以同时完成输入端失调消除的功能。当连接REF_IN的传输门关断，连接DATA_IN的传输门导通，完成DATA_IN与REF_IN做差的功能，比较器对该结果进行判决，输出对应的逻辑电平。
[0060]因为电容Cs既被用作采样REF_IN信号，又被复用为做差单元，所以连接图2采样电路后，使得前端采样网络电容负载减小，从而加快了采样以及做差速度。
[0061 ]图6是加入开关电流管的瞬态仿真图。由图6可以看出:当加入开关电流管后，比较器的判决时间为206ps。
[0062]图7是未加入开关电流管的瞬态仿真图。由图7可以看出:当不加入开关电流管时，比较器的判决时间为1.06ns。
[0063]由图6和图7的对比可以看出:加入开关电流管后可以大幅的提高比较器的判决时间，这使得该比较器应用于流水线ADC中的子ADC成为可能。
[0064]当对比较器输入慢斜坡信号，加入工艺和失配误差后，我们对比较器进行了motecar 1仿真测试。
[0065]图8是500次monte carlo累计概率图，图9是正态概率图。
[0066]由图8和图9可知:比较器的失调电压期望为90.55uV，标准差为5.47mV，失调电压较小，可以满足一般ADC的数字校准范围的要求。
[0067]需要说明的是，上述实施例不以任何形式限制本发明，凡采用等同替换或等效变换的方式所获得的技术方案，均落在本发明的保护范围内。
【主权项】
1.一种高速低失调电压比较器电路，其特征在于，包括:三级前置的低增益高带宽预放大器电路和一级高速锁存电路，其中， 所述高速锁存电路由匪OS管ML1、NMOS管ML2、NMOS管ML3、匪OS管ML4、匪OS管ML5、匪OS管ML6、PMOS管ML7、PMOS管ML8、PMOS管ML9和电容Cl、电容C2组成； 所述高速锁存电路的连接过程为:匪OS管MLl的栅极接时钟控制信号CLK_SAMPLE，NM0S管MLl和匪OS管ML2的源极和衬底接地，匪OS管ML2的栅极接偏置电压VBIAS，匪OS管MLl和匪OS管ML2的漏极相连;NMOS管ML3和NMOS管ML4的源极相连并相连匪OS管MLl和NMOS管ML2的漏极，匪OS管ML3和匪OS管ML4的衬底接地，匪OS管ML3的栅极与匪OS管ML5的漏极相连，匪OS管ML4的栅极与匪OS管ML6的漏极相连，匪OS管ML3的漏极与高速锁存电路的输出端0UTL_P相连，NMOS管ML4的漏极与高速锁存电路的输出端0UTL_N相连;电容Cl的一端与高速锁存电路的输出端0UTL_N相连、另一端与NMOS管ML3栅极相连，电容C2的一端与高速锁存电路的输出端0UTL_P相连、另一端与匪OS管ML4的栅极相连;PMOS管ML7的栅极与控制信号CLK_SAMPLE相连，PMOS管ML7的源极和漏极分别和高速锁存电路的输出端0UTL_r#P0UTL_P相连;PMOS管ML8和PMOS管ML9的源极和衬底均与电源VDD相连，PMOS管ML8的栅极以及PMOS管ML9的漏极和高速锁存电路的输出端0UTL_N相连，PMOS管ML9的栅极以及PMOS管ML8的漏极和高速锁存电路的输出端0UTL_P相连;匪OS管ML5和匪OS管ML6的栅极与控制信号CLK_HOLD相连，匪OS管ML5和匪OS管ML6的衬底均接地，匪OS管ML5的源极与输入端IN_P相连，WOS管ML5管的漏极与ML3的栅极相连，匪OS管ML6的源极接输入信号IN_N相连，匪OS管ML6的漏极与NMOS管ML4的栅端相连。2.根据权利要求1所述的高速低失调电压比较器电路，其特征在于，还包括:匪OS管Ml和NMOS管M2， 二者的连接过程为:NMOS管Ml的源极与比较器电路的输入端VIN_N相连，漏极与第二级低增益高带宽预放大器电路的输出端PA_0UT_N2连接，栅极与控制信号CLK_SAMP_IN相连，衬底接地;NMOS管M2的源极与比较器电路的输入端VIN_P相连，漏极与第二级低增益高带宽预放大器电路的输出端PA_0UT_P2连接，栅极与控制信号CLK_SAMP_IN相连，衬底接地。3.根据权利要求2所述的高速低失调电压比较器电路，其特征在于，还包括:由两个传输门和一个采样电容Cs组成的采样电路，其中，采样DATA_IN的传输门由匪OS管MS2和PMOS管MSl组成，采样REF_IN的传输门由PMOS管MS3和NMOS管MS4构成， 所述采样电路的连接过程为:匪OS管MS2的源极和PMOS管MSI的源极与输入信号DATA_IN相连，PMOS管MSl的栅极与时钟信号CLK_SAMP_P相连，PMOS管MSl的漏极与NMOS管MS2的漏极相连，PMOS管MSI的衬底接电源VDD，匪OS管MS2的栅极与时钟信号CLK_SAMP_N相连，匪OS管MS2的衬底接地;匪OS管MS4的源极和PMOS管MS3的源极与输入信号REF_IN相连，PMOS管MS3的栅极与时钟信号CLK_H0LD_P相连，PMOS管MS3的漏极与NMOS管MS4的漏极相连，PMOS管MS3的衬底接电源VDD，匪OS管MS4的栅极与时钟信号CLK_H0LD_N相连，NMOS管MS4的衬底接地;电容Cs的一侧与NMOS管MS2的漏极和NMOS管S4的漏极相连、另一侧作为输出端。4.根据权利要求1所述的高速低失调电压比较器电路，其特征在于，所述前置的低增益高带宽预放大器电路由NMOS管MP1、NMOS管MP2、NMOS管MP3、NMOS管MP4和NMOS管MP5组成， 所述前置的低增益高带宽预放大器电路的连接过程为:匪OS管MPl的栅极与偏置电压VBIAS相连，NMOS管MPl的源极和衬底接地，NMOS管MPl的漏极与NMOS管MP3和NMOS管MP2的源极相连;NMOS管MP2的栅极与输入端VIN_P相连，NMOS管MP2的源极与NMOS管MP3的源极相连，匪OS管MP2的漏极与输出端0UT_N相连，NMOS管MP3的栅极与输入信号VIN_N端相连，匪OS管MP3的漏极与输出端0UT_P相连;NMOS管MP4的栅极与漏极与电源VDD相连，匪OS管MP4的衬底接地，匪OS管MP4的源极与输出端0UT_N相连，NMOS管MP5的栅极和漏极与电源VDD相连，NMOS管MP5的衬底接地，NMOS管MP5的源极与输出端0UT_P相连。
【文档编号】H03M1/34GK106059587SQ201610344734
【公开日】2016年10月26日
【申请日】2016年5月23日
【发明人】胡进, 刘马良, 朱樟明, 丁瑞雪, 杨银堂
【申请人】西安电子科技大学