一种基于同步时钟的使能平滑装置的制造方法
【专利摘要】本实用新型公开了一种基于同步时钟的使能平滑装置，包括用于提供控制使能的同步FIFO模块、用于控制使能频率切换点的使能控制逻辑模块、用于产生不同频率使能的计数器分频模块和用于倍频系统时钟源的锁相环模块；所述同步FIFO模块的输入端与系统时钟源、写使能和计数器分频模块的输出端连接，输出端连接至使能控制逻辑模块的输入端；所述使能控制逻辑模块输出端连接至计数器分频模块第一输入端；所述锁相环模块输入端与系统时钟源连接，输出端连接至计数器分频模块第二输入端。本装置在FPGA中实现使能的数字平滑，不使用任何外围电路，稳定性好，各项指标达到正常通信要求。
【专利说明】
一种基于同步时钟的使能平滑装置
技术领域
[0001]本实用新型涉及数字复分接技术领域，特别涉及一种基于同步时钟的使能平滑装置。
【背景技术】
[0002]在卫星或数字微波复分接系统中，由于对同步码和信令信息扣位及码速调整的原因，分接出的基群信号数据和时钟不均匀。根据G.703建议，要求编码输出和TTL输出接El时钟左右抖动小于等于8%时钟周期。
[0003]使能平滑的思路源于时钟平滑的设计思想，时钟平滑技术是分复接系统中关键的接口技术，传统设计中锁相环部分使用FPGA外围芯片电路实现，占用硬件空间，成本高，且由于是模拟电路而调试复杂。
【实用新型内容】
[0004]本实用新型的目的在于克服现有技术的不足，提出一种基于同步时钟的使能平滑装置，在FPGA中实现使能的数字平滑，不使用任何外围电路，节省了硬件空间，稳定性好，各项指标达到正常通信要求。
[0005]本实用新型解决其技术问题所采用的技术方案是:
[0006]—种基于同步时钟的使能平滑装置，包括:
[0007]用于提供控制使能的同步FIFO模块;用于控制使能频率切换点的使能控制逻辑模块;用于产生不同频率使能的计数器分频模块和用于倍频系统时钟源的锁相环模块；
[0008]所述同#FIF0模块的输入端连接系统时钟源、写使能和计数器分频模块的输出端，输出端连接至使能控制逻辑模块的输入端;所述使能控制逻辑模块输出端连接至计数器分频模块第一输入端;所述锁相环模块输入端与系统时钟源连接，输出端连接至计数器分频模块第二输入端。
[0009]—实施例之中，所述FIFO模块输入端与锁相环模块输入端连接至同一个系统时钟源。
[0010]一实施例之中，所述使能控制逻辑模块包含一计数时钟为67.384MHz的计数器。
[0011]本实用新型提供的技术方案带来的有益效果是:在FPGA中实现使能的数字平滑，不使用任何外围电路，节省了硬件空间，稳定性好，各项指标达到正常通信要求。
[0012]以下结合附图及实施例对本实用新型作进一步详细说明，但本实用新型的一种基于同步时钟的使能平滑装置不局限于实施例。
【附图说明】
[0013]图1为本实用新型装置的电路框图。
【具体实施方式】
[0014]参见图1，本实用新型的一种基于同步时钟的使能平滑装置，该装置包括同步FIFO模块11、使能控制逻辑模块12、计数器分频模块14和锁相环模块13。
[0015]所述同步FIFO模块11用于接收系统时钟源pll0_cl、以基群信号同步指示为使能的写使能c I k_wr和计数器分频模块14输出的读使能c I k_rd，产生读写半满指示信号并输出到所述使能控制逻辑模块12。
[0016]本实施例中，所述同步FIFO模块11的读写半满指示信号为I表示数据存量过半，读偏慢，需将分频比减少，读使能加快，使存数据恢复到半满;读写半满指示信号小于I时，表示数据存量不到一半，读偏快，需将分频比加大，读使能变慢，使存数据恢复到半满。
[0017]具体的，为保证不出现全空或全满，设置缓存深度128bits。写使能clk_wr以基群信号同步指示为使能。为保证读地址和写地址不发生冲突，使读地址和写地址保持相差半个缓存空间16bits左右，因此读使能clk_rd在clk_wr使能后写地址第一次计数到半满时开始使能。
[0018]所述使能控制逻辑模块12用于接收同步FIFO模块11的读写半满指示信号，产生使能控制逻辑输出到所述计数器分频模块14第一输入端，来控制切换使能频率的时间点。由读地址控制的切换范围可扩宽到几十至一两百bits。本实施例中，切换点地址选为50和80，当写地址为128，读地址小于等于50时，时钟切换到2.112MHz ；读地址在大于50小于80时，时钟切换到2.048MHz ；读地址大于80时，时钟切换到1.988MHz。
[0019]所述锁相环模块13用于接收系统时钟源pll0_cl，将系统时钟源倍频到67.384MHz高频时钟并输出到所述计数器分频模块14第二输入端。由于PCB布线中高频不可靠，本实施例中，不直接从FPGA的GCLK脚引入67.384MHz，而是引入一个较低频的时钟，再用锁相环倍频到67.384MHz。
[0020]所述计数器分频模块14用于接收使能控制逻辑模块12的控制逻辑和锁相环模块13的67.384MHz高频时钟，采用高频时钟为计数器时钟，由控制逻辑控制计数器的计数值(n-1)、n、(n+1)来分别产生的计数值来产生2.112MHz、2.048MHz和1.988MHz三种不同频率的使能，根据控制逻辑对三种频率使能进行切换输出到所述同步FIFO模块，其中η为33。[0021 ]具体的，平滑使能用f高倍时钟分频产生，分频比的变化精度满足G.703建议的左右抖动彡8%时钟周期，对于基群信号El，标称频率f为2.048MHz，最小频率fi用fi彡f-4% Xf表示，得到f I为I.966MHz，最大频率fh用fh彡f+4% X f表示，得到fh为2.129MHz。
[0022]本实施例中，用f除以(η+1)，η，(η-1)得到满足左右抖动彡8 %时钟周期的使能，即(fXn)/(n+l)彡(fXn)/n彡(fXn)/(n-l);S卩η为33已能满足编码及解码性能要求，因此得到fM側?巾=f X η = 2.048MHz X 33 = 67.384MHz。
[0023]通过如下公式产生平滑使能:
[0024](f Xn)/(n-l):2.048X33/32 = 2.112MHz
[0025](f X η)/n:2.048 X 33/33 = 2.048MHz
[0026](f Xn)/(n+l ):2.048 X 33/34 = 1.988MHz
[0027]三个时钟之间的切换采用fMS.为计数器时钟，由控制逻辑控制计数器的计数值(n+1)，n，(n-l)来产生三种不同频率的使能，具体方法如下，
[0028]2.112MHz的时钟产生:计数器计到15产生时钟上升沿，31产生时钟下降沿；
[0029]2.048MHz的时钟产生:计数器计到15产生时钟上升沿，32产生时钟下降沿；
[0030]1.988MHz的时钟产生:计数器计到15产生时钟上升沿，33产生时钟下降沿。
[0031]以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
【主权项】
1.一种基于同步时钟的使能平滑装置，其特征在于，包括: 用于提供控制使能的同步FIFO模块；用于控制使能频率切换点的使能控制逻辑模块；用于产生不同频率使能的计数器分频模块和用于倍频系统时钟源的锁相环模块； 所述同步FIFO模块的输入端连接系统时钟源、写使能和计数器分频模块的输出端，输出端连接至使能控制逻辑模块的输入端;所述使能控制逻辑模块输出端连接至计数器分频模块第一输入端;所述锁相环模块输入端与系统时钟源连接，输出端连接至计数器分频模块第二输入端。2.根据权利要求1所述的基于同步时钟的使能平滑装置，其特征在于: 所述FIFO模块输入端与锁相环模块输入端连接至同一个系统时钟源。3.根据权利要求1所述的基于同步时钟的使能平滑装置，其特征在于: 所述使能控制逻辑模块包含一计数时钟为67.384MHz的计数器。
【文档编号】H03L7/18GK205545204SQ201620384531
【公开日】2016年8月31日
【申请日】2016年4月29日
【发明人】戴国良
【申请人】福建先创电子有限公司