专利名称：一种快闪电荷放大结构焦平面读出电路及其复位读出方法
技术领域：
本发明属于微电子及光电子领域成像系统读出电路中的读出结构及其复位读出方法技术领域，尤其涉及快闪电荷放大结构的焦平面读出电路。
常见的ROIC电路包括单元电路、列处理级、输出缓冲级、控制信号产生等几个部分。其中单元电路是探测器与ROIC的接口电路，完成起始电平的复位、光电流的积分、行选择控制等功能。随着工艺的进步，较复杂的单元电路还集成了更多的信号处理功能，如增益分级调节、减背景、时间滤波与空间滤波等。功能的增加通常是以牺牲电荷处理能力等性能为代价，一般ROIC中仍采用较为简单的单元电路(特别在大信号应用时)。
目前常见的ROIC单元电路注入结构有直接注入型(DIDirect Injection)、缓冲直接注入型(BDIBuffered Direct Injection)、栅调制注入型(GMIGateModulation Injection)等；读出结构有开关源跟随、列线分离、像素外积分、快闪电荷放大等。
上世纪90年代初，大多数CMOS ROIC采用开关源跟随结构，但随着像素尺寸越来越小，这种结构带来了很多问题，如增益一致性差、列线寄生电容引起信号失真等。像素外积分虽然单元电路结构简单，但是由于积分置于列线位置，无法实现快闪(snapshot)成像。采用电荷转移机制的快闪电荷放大结构，以电荷放大器为列读出级，有效抑制了列线寄生电容对信号电荷的分享；单元电路与列线通过MOS管相连，该MOS起行选择控制的作用。与源跟随结构相比，快闪电荷放大结构的信号一致性好，电功耗低，适合开发新型的大规模ROIC。
对于快闪电荷放大结构的ROIC，单元电路在积分前需要复位到某个电平，以保证所有的单元电路的积分起始电平一致。N×M规模的ROIC芯片，至少需要两个时钟信号主时钟Mclk、积分控制信号INT。设主时钟Mclk的周期为T1，积分控制时钟的周期为T2。T2也被称作帧周期，从本次积分的开始点到下一次积分的开始点之间的时间，看成一帧。
快闪电荷放大结构的ROIC的整体框图如
图1所示，其电路包括以下几个部分N×M规模的单元阵列、行选择信号产生电路、列选择信号产生电路、列读出级(列电荷放大器线阵)、输出缓冲级(输出缓冲运放)。
图2是快闪电荷放大结构的ROIC的单元电路及体系结构。其中像素单元电路完成复位、光电信号的积分；在行选择信号的控制下，像素单元中的信号(电荷)依次逐行转移到列读出级；在列选信号的控制下，信号通过视频输出级串行输出。
正常工作时，帧周期T2包括几个部分积分时间t1、积分完成到读出开始的间隔t2、读出总时间t3、读出完成到复位开始的时间间隔t4、积分前的复位时间t5、复位完成到下一帧的积分开始的间隔时间t6。T2＝t1+t2+t3+t4+t5+t6。
设某一帧的起始时刻T0，则该帧的信号积分时段为T0～(T0+t1)。光信号通过探测器(i，j)转成电流信号Iphoto(i，j)，在信号积分期间，注入级在INT控制下开启，光电流信号Iphoto(i，j)注入到积分节点Vs(i.j)。若电流注入效率为η，则积分点Vs(i.j)注入的电荷总量Qint(i，j)＝η·Iphoto(i，j)·t1，因此Vs(i.j)的电压变化为δVs(i,j)=η·Iphoto(i,j)·t1Cint,]]>其中Cint是Vs(i.j)的积分电容。
若积分前积分节点的起始电压为VR(i，j)，则积分后积分节点电压变为Vs(i,j)=VR(i,j)+η·Iphoto(i,j)·t1Cint.]]>一般不同单元电路的VR(i，j)是一样的，可以表示成VR，所以积分节点电压可表示为Vs(i,j)=VR+η·Iphoto(i,j)·t1Cint.]]>当第i行的行选择信号Rsel(i)有效时，积分电容Cint与列电荷放大器的反馈电容Ca进行电荷再分配，由电荷放大器实现电荷到电压的转换。由于列电荷放大器在工作时，列运算放大器的放大倍数足够大，每条列线的电压始终为Vref，因此列线上的寄生电容Cbus不参与电荷的再分配，消除了列总线寄生电容对电路性能的影响。
每读出一行信号，需要对所有的列电荷放大器的输出点进行复位，复位电压为列电荷放大器的参考电平Vref。
电荷转移前，列电荷放大器的电压为Vref，积分点电压为VR+η·Iphoto(i,j)·t1Cint;]]>电荷转移后，列电荷放大器的电压为Va(j)，积分点电压为Vref。根据电荷守恒原理，可知(VR+η·Iphoto(i,j)·t1Cint)·Cint=(Vref-Va(j))·Ca+Vref·Cint.]]>得Va(j)=Vref+(Vref-VR)·CintCa-η·Iphoto(i,j)·t1Ca]]>列选择信号Csel(j)有效时，第j列的电荷放大器的输出信号Va(j)被选择输出。一帧的所有信号(N×M个)在视频输出级信号读出时段(T0+t1+t2)～(T0+t1+t2+t3)内输出。
在一帧信号全部输出后，开始为下一帧积分准备，需要完成对单元电路中积分点的复位，复位电平为VR。
基于这种结构设计的ROIC芯片具有以后优点(1)基于电荷放大器作为列读出级，可有效抑制列线寄生电容对信号电荷的分享，提高了信噪比；(2)相邻四个像素可以共享阱(well)，节省了芯片面积，提高了电荷存储能力；(3)单元电路中有积分电容，实现了快闪成像功能，并可实现开窗跟踪目标的功能。
法国Sofradir公司等业界领先的ROIC设计公司在近几年推出的若干系列的面阵型ROIC芯片，普遍采用快闪电荷放大结构。发明人在1999年完成的芯片也采用了这种结构设计。
发明人对这种结构的电路进行了深入研究，通过HSPICE仿真和芯片测试，发现这种结构存在缺陷1、快闪电荷放大结构的读出电路的单元电路一般由至少4个晶体管构成，即注入管，积分管，行选管，复位管。也有人提出了仅3个晶体管构成的单元电路，但该单元电路中的积分电荷存储不是通过MOS电容，而是通过一个工作于CCD模式的晶体管栅极下面的势阱，存在电荷存储容量低的问题。
2、由于所有的单元电路是在一帧的信号读出后同时进行复位，当阵列的规模增大时，复位电平与复位控制的信号线的设计将给电路性能带来很大的影响，分析如下(1)整个阵列复位期间，复位电平的信号线承载的瞬态峰值电流过高理论研究发现1μm线宽的金属线长时间能承载的最大电流为mA量级。根据芯片加工厂家提供的工艺数据，1μm线宽的金属线长时间能承载的最大电流分别为1mA(第二层Al)、0.5mA(第一层Al)。芯片正常工作时，金属线所承载的瞬态峰值电流不要超过长时间能承载的最大电流的10倍，否则将导致芯片寿命缩短，可靠性下降。
发明人对130×130规模的快闪电荷放大结构的ROIC进行了HSPICE仿真，发现复位电平VR的信号线上的瞬态峰值电流很大，为安培(A)量级，最坏情况下可达2.536A；在Vref取3V时，对应不同的复位控制信号上升/下降时间，VR上的瞬态峰值电流分别为0.599A(复位控制信号的Tr＝Tf＝30ns)，0.647A(复位控制信号的Tr＝Tf＝10ns)。这种情况下，复位电平VR信号线至少需要60μm宽，否则芯片的可靠性将严重下降；此外，瞬态峰值电流过大，给外部的驱动板设计也会带来很大困难。
(2)从复位到读出时间间隔不一致性降低了电路信噪比整个阵列同时复位时，各单元电路的积分点，从完成复位到读出的过程中，由于单元电路存在寄生的漏电流，会导致同样输入信号条件下，先读出的单元信号与后读出的单元信号存在一个偏差。该偏差与等待读出的时间、像素信号幅值等因素有关，是由于电路工作机制引入，这种偏差称为固定模式噪声(FPNFixedPattern Noise)，会降低读出电路的信噪比。对于N×M的阵列，最先读出的单元信号与最后读出的单元信号之间的FPN正比与N×M，当规模增大时，FPN也将增大。
综上所述，整个阵列同时复位的结构存在一定缺陷。复位电平信号线的瞬态峰值电流过大这个问题，导致了芯片的可靠性下降、驱动板电路设计复杂。虽然可通过在信号线上加限流电阻来解决，但是这样会使复位时间延长，版图设计时复杂度上升。同时复位引起的FPN噪声，也在一定程度上降低了ROIC的信噪比。
而且，为了提高图像分辨率，像素面积在逐渐减小。为了保证读出电路有较高的电荷处理能力，必须提高像素电路中电荷存储单元(MOS电容或电荷势阱)的存储容量。而单元电路由至少4个晶体管或由势阱存储电荷的3个晶体管构成，使得用于存储积分电荷的积分电容或势阱面积受限，降低读出电路的电荷处理能力和其他性能。这种缺陷在像素面积降到30×30μm2以下时会格外明显。
本发明的另一目的是提供上述快闪电荷放大结构焦平面读出电路的复位读出方法。
本发明的技术方案如下一种快闪电荷放大结构焦平面读出电路，包括N×M的像素单元电路阵列，完成光电信号的转换、积分；行选择信号产生电路，产生行选信号，在行选信号的控制下，像素单元中的信号(电荷)逐行转移到列读出级；列选择信号产生电路，产生列选信号，在列选信号的控制下，信号通过视频输出级串行输出；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生电路工作必需的内部时钟控制信号；列读出级，即列电荷放大器线阵，实现象素信号向列读出级输出信号的转换；输出缓冲级，即输出缓冲运放，把列读出级的输出信号依次串行输出；像素单元复位电路，提供像素单元电路的复位电平及复位控制；列读出级复位电路，提供列读出级的复位电平及复位控制；所述像素单元复位电路位于像素单元电路以外，它包括M个相同的子单元电路，所述像素单元电路阵列的每一列像素单元共享一个复位子单元电路，每个子单元电路包括一个复位电压和一个复位开关，当复位开关的控制信号有效时，实现对像素单元的复位。
上述读出电路结构中，所述复位开关可以是由一个晶体管或者互补MOS晶体管构成。
上述读出电路结构中，所述列读出级复位电路可以共享所述像素单元复位电路的复位控制信号。
本方案把复位电路移出了像素单元电路，与现有的整个阵列同时复位方案相比，本方案的像素单元中少了一个复位管。因此，该读出电路的像素单元最少可由两个开关管与一个用作MOS电容的晶体管构成，此时其像素电路仅包含3个晶体管且用MOS电容存储积分电荷，有利于得到较高的电荷存储能力。
快闪电荷放大结构的焦平面读出电路的复位读出方法，其工作时序如下电路以一个帧作为重复的工作周期，一帧包括单元阵列中N×M个像素单元的积分、第一行至第N行的依次选通。在一帧周期内先对单元阵列中N×M个像素单元进行积分，积分结束后，第1行至第N行的行选信号依次有效；在一帧的每一行的行选信号有效后，该行的像素中的信号转移到列读出级，然后第1列至第M列的列选信号依次有效，将信号通过输出缓冲级串行读出；该行所有信号串行输出结束后，列读出级复位电路对列读出级进行复位，像素单元复位电路对该行所对应的像素单元电路进行复位。
上述读出方法中，所述列读出级的复位和像素单元的复位可以共享一个复位控制信号，从而可以同时完成列读出级的复位和像素单元的复位。
本发明的优点和积极效果本发明的快闪电荷放大结构焦平面读出电路，把复位管移出了像素单元电路，因此，该读出电路的像素单元最少可由两个开关管与一个用作MOS电容的晶体管构成。与整个阵列同时复位方案相比，逐行复位方案的像素单元中少了一个复位管，当像素单元的尺寸一定时，这种方案使得单元阵列的连线简单，同时用作MOS电容的晶体管可以做得很大，使得读出电路有更大的电荷存储能力。在像素单元大小为30微米×30微米甚至更小时，这种结构带来的优点格外重要。同时，本发明的快闪电荷放大结构焦平面读出电路，其采用逐行复位的读出方法，可以在不增加控制复杂度的情况下降低芯片中信号线的瞬态峰值电流，减小复位引起的FPN噪声。
图2为现有快闪电荷放大结构的ROIC的单元电路及体系结构。
图3为本发明的逐行复位结构的ROIC的整体框图。
图4为本发明的采用逐行复位读出的ROIC的单元电路及体系结构。
图5为本发明的采用逐行复位读出的ROIC的一帧的周期时序图。
图6为本发明的采用逐行复位读出的ROIC的一帧中某一行的时序图。
参照图3和图4所示，整个电路包括如下几个部分1. N×M规模的单元电路阵列，接收光信号，完成光电信号的转换、积分；每个像素单元由两个开关管(Mint和Msw)与一个用作MOS电容的晶体管(Ms)构成。
2. 1×N规模的移位寄存器阵列用于行选信号Rsel(i)产生，在行选信号Rsel(i)的控制下，像素单元中的信号(电荷)逐行转移到列读出级；3. 1×M规模的移位寄存器阵列用于列选信号Csel(j)产生，在列选信号Csel(j)的控制下，信号通过输出缓冲级串行输出；4.时钟控制信号产生模块，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生电路工作必需的内部时钟控制信号；5.列读出级，即列电荷放大器线阵，实现像素信号向列读出级输出信号Va(j)的转换；6.输出缓冲级，即输出缓冲运放，把列读出级的输出信号Vout依次串行输出；7. 1×M像素单元复位电路，提供像素单元电路的复位电平VR及复位控制Rst；8.列读出级复位电路，提供列读出级的复位电平Vref及复位控制Rst，参照图4所示，列读出级复位电路位于电荷放大器右侧，由Rst控制的晶体管构成。复位电平由电压源Vref提供。
像素单元复位电路位于像素单元电路以外，它包括M个子单元电路，像素单元电路阵列的每一列像素单元共享一个子单元电路，每个子单元电路包括一个复位电压VR和一个复位开关Mrst。当复位开关的控制信号Rst有效时，实现对像素单元的复位。复位开关Mrst是一个晶体管，当然还可以采用互补MOS晶体管。列读出级复位电路共享像素单元复位电路的复位控制信号Rst。
上述读出电路的的读出方法如下电路以一个帧作为重复的工作周期，一帧包括单元阵列中N×M个像素单元的积分、第一行至第N行的依次选通。
一帧的周期时序如图5所示先对单元阵列中N×M个像素单元进行积分；积分结束后，第1行至第N行的行选择信号Rsel依次有效。
每一行的时序如图6所示每一行的行选择信号Rsel有效后，该行的像素中的信号转移到列读出级；然后第1列至第M列的列选信号Csel依次有效，将信号Va(j)通过输出缓冲级串行读出；该行所有信号串行输出结束后，对列读出电路进行复位，由于列读出电路的复位和像素单元的复位共享一个复位控制信号Rst，故同时也完成该行所对应的所有像素单元电路的复位。
权利要求
1.一种快闪电荷放大结构的焦平面读出电路，包括N×M的像素单元电路阵列，完成光电信号的转换、积分；行选择信号产生电路，产生行选信号，在行选信号的控制下，像素单元中的信号(电荷)逐行转移到列读出级；列选择信号产生电路，产生列选信号，在列选信号的控制下，信号通过输出缓冲级串行输出；时钟控制信号产生电路，其输入为主时钟Mclk与积分控制信号INT，并基于这两个时钟，产生电路工作必需的内部时钟控制信号；列读出级，即列电荷放大器线阵，实现象素信号向列读出级输出信号的转换；输出缓冲级，即输出缓冲运放，把列读出级的输出信号依次串行输出；像素单元复位电路，提供像素单元电路的复位电平及复位控制；列读出级复位电路，提供列读出级的复位电平及复位控制；其特征在于所述像素单元复位电路位于像素单元电路以外，它包括M个相同的子单元电路，所述像素单元电路阵列的每一列像素单元共享一个复位子单元电路，每个子单元电路包括一个复位电压和一个复位开关，当复位开关的控制信号有效时，实现对像素单元的复位。
2.如权利要求1所述的快闪电荷放大结构的焦平面读出电路，其特征在于，所述复位开关是由一个晶体管或者互补MOS晶体管构成。
3.如权利要求1或2所述的快闪电荷放大结构的焦平面读出电路，其特征在于，所述列读出级复位电路共享所述像素单元复位电路的复位控制信号。
4.如权利要求1或2所述的快闪电荷放大结构的焦平面读出电路，其特征在于，所述像素单元电路阵列的像素单元由两个开关管与一个用作MOS电容的晶体管构成。
5.如权利要求3所述的快闪电荷放大结构的焦平面读出电路，其特征在于，所述像素单元电路阵列的像素单元由两个开关管与一个用作MOS电容的晶体管构成。
6.权利要求1所述的快闪电荷放大结构的焦平面读出电路的复位、读出方法，其特征在于，所述焦平面读出电路工作时序如下电路以一个帧作为重复的工作周期，一帧包括单元阵列中N×M个像素单元的积分、第一行至第N行的依次选通；在一帧周期内先对单元阵列中N×M个像素单元进行积分；积分结束后，第1行至第N行的行选信号依次有效；在一帧的每一行的行选信号有效后，该行的像素中的信号并行转移到列读出级，然后第1列至第M列的列选信号依次有效，将信号通过输出缓冲运放串行读出；该行所有信号串行输出后，列读出级复位电路对列读出级进行复位，像素单元复位电路对该行所对应的像素单元电路进行复位。
7.如权利要求6所述的快闪电荷放大结构的焦平面读出电路的复位读出方法，其特征在于，列读出级的复位和像素单元的复位共享一个复位控制信号，同时完成复位。
全文摘要
本发明提供了一种快闪电荷放大结构的焦平面读出电路及其复位读出方法。该读出电路中的像素单元复位电路位于像素单元电路以外，包括与像素单元电路阵列的列数相等的相同子单元电路，像素单元电路阵列的每一列像素单元共享一个复位子单元电路。其复位读出方法采用的是逐行复位方案。本发明的技术方案，与整个阵列同时复位方案相比，其像素单元中少了一个复位管，可以使得单元阵列的连线简单，读出电路有更大的电荷存储能力。同时，其采用的逐行复位读出方法，可以在不增加控制复杂度的情况下降低芯片中信号线的瞬态峰值电流，减小复位引起的FPN噪声。
文档编号H04N5/33GK1477859SQ0314261
公开日2004年2月25日 申请日期2003年6月3日 优先权日2003年6月3日
发明者陈中建, 吉利久, 高峻, 鲁文高, 刘菁, 张天义 申请人:北京大学