电荷注入感测放大器电路的制作方法

专利名称：电荷注入感测放大器电路的制作方法
电荷注入感测放大器电路
相关串请的交叉引用
本申请要求于2011年7月18日提交的美国实用新型申请No. 13/184，836的优先 权以及于2010年7月16日提交的美国临时申请No. 61/365,241的权益。通过整体引用的 方式将以上申请的公开内容合并如本文。技术领域
本公开内容涉及半导体锁存器，尤其涉及电荷注入感测放大器逻辑。
背景技术：
这里为了总体上给出本公开内容的背景的目的而提供了背景技术描述。至于在此 背景技术部分中所描述的工作以及在提交时可能无法被视为现有技术的描述方面，当前署 名的发明人的工作既未明确也未隐含地被认可作为相对于本公开内容的现有技术。
现在参考图1A，给出了同步逻辑的高层功能框图。逻辑100接收一个或多个输入。 逻辑100可以包括组合逻辑，诸如逻辑门的排列。逻辑100可以具有一个或多个输出，其中 一个输出被示出为由触发器104所接收。基于所接收的时钟信号CK，触发器104对来自逻 辑100的输出的值进行锁存。该锁存值随后在触发器104的输出呈现。
当逻辑100具有多于一个的输出时，可以使用包括触发器104在内的多个触发器。 在流水线系统中，在流水线的每个级之间可以存在一个或多个触发器。在这样的示例中，图1A可以表示流水线的一个级，其中到逻辑100的输入从之前的级的触发器接收，并且触发 器104的输出被提供至流水线的随后级中的逻辑。
现在参考图1B，给出了组合逻辑的电路图。例如，图1B的组件可以包括在图1A 的逻辑100中。金属氧化物半导体场效应晶体管(MOSFET) 110包括接收输入Al的栅极。 MOSFET 114包括接收输入信号A2的栅极。输入信号Al还被MOSFET 118的栅极所接收，而 输入信号A2还被MOSFET 122的栅极所接收。
MOSFET 118和122的源极连接至电源VDD。MOSFET 110和114串联连接，MOSFET 114的源极连接至接地电势，并且MOSFET 110的漏极连接至MOSFET 118和122的源极。 MOSFET 110的漏极被提供作为输出，标记为D。输出D是输入Al和A2的逻辑NAND (与非)。 MOSFET 110 和 114 是 N 沟道 M0SFET，而 MOSFET 118 和 122 是 P 沟道 M0SFET。
现在参考图2A，给出了主从触发器的功能示意图。仅作为示例，图2A的触发器可 以被用作图1A的触发器104。图2A和2B是使用静态逻辑原理的触发器的示例。逻辑信 号D在MOSFET 140和MOSFET 144的第一端子被接收。MOSFET 140和144的第二端子连接 至反相器148的输入。反相器148的输入连接至反相器152的输入。反相器152的输出连 接至反相器148的输入。触发器的主部分156包括MOSFET 140和144以及反相器148和 152。
触发器的从部分160在MOSFET 164和168的第一端子接收反相器148的输出。 MOSFET 164和168的第二端子连接至反相器172的输入。反相器172的输出连接至反相器176的输入。反相器176的输出连接至反相器172的输入。反相器172的输出从触发器输 出，并且根据惯例而被标记为Q。时钟信号CK被MOSFET 144和164的栅极所接收。反相器 180将时钟信号CK的反转形式提供至MOSFET 140和168的栅极。
MOSFET 140 和 164 是 N 沟道M0SFET，而 MOSFET 144 和 168 是 P 沟道M0SFET。共同 地，MOSFET 140和144形成由时钟信号CK所控制的通过门(pass gate)。类似地，MOSFET 164和168也形成通过门。当时钟信号CK为低时，输入信号D通过MOSFET 140和144所形 成的通过门并且被反相器148和152缓存并反转。
当时钟信号变换为高时，MOSFET 164和168所形成的通过门将主部分156的输出 连接至反相器172和176。与此同时，MOSFET 140和144所形成的通过门开始阻止信号D 以使得信号D的变化不在主部分156的输出上反映。反相器172的输出Q因此保留了在时 钟CK的之前的上升沿处所捕捉的D的值。当时钟信号CK下降时，MOSFET164和168所形 成的通过门阻止来自主部分156的输出的信号，并且Q的值因此得以保持直至时钟信号CK 再次上升。
反相器148、152、172和176可以共享类似的结构。仅作为示例，该结构可以包括 串联连接的N沟道MOSFET和P沟道M0SFET，其中反相器输入连接至MOSFET的栅极并且反 相器输出连接至MOSFET之间的节点。
现在参考图2B，示出了主从触发器的另一种实施方式。时钟信号CK和反相器200 所生成的反相时钟信号分别被MOSFET 204和MOSFET 280的栅极所接收。输入D被MOSFET 204和208的第一端子所接收，并且MOSFET 204和208的第二端子被连接至与反相器216 串联连接的反相器212。反相器216的输出经由MOSFET 220和224所形成的通过门而连 接至反相器212的输入。MOSFET 220和224的栅极分别接收时钟信号CK和反相的时钟信 号。
反相器216的输出经由MOSFET 232和236所形成的通过门而被提供至反相器 228。MOSFET 232和236的栅极分别接收时钟信号CK和反相时钟信号。反相器240接收 来自反相器228的输出并且经由MOSFET 244和248所形成的通过门将信号输出至反相器 228的输入。MOSFET 244和248的栅极分别接收反相时钟信号和时钟信号。反相器240的 输出被标记为Q。与图2A相比，图2B包括两个额外的通过门。MOSFET 220和224所形成 的通过门使得反相器212和216能够创建保留反相器212的输入和反相器216的输出的值 的回路。
现在参考图2C，给出了使用动态原理的触发器。时钟信号CK被MOSFET 280的栅极 和反相器284所接收。反相器284的输出被向NAND门292提供输出的反相器288所接收。 时钟信号CK还被MOSFET 296和300所接收。输入信号D被MOSFET 304所接收。MOSFET 296的源极连接至电源VDD，并且MOSFET 280的源极连接至接地电势。MOSFET 308串联连 接在MOSFET 296和304之间，而MOSFET 304则串联连接在MOSFET 308和280之间。
MOSFET 308的栅极接收NAND门292的输出。MOSFET 296和308之间的节点连接 至NAND门292的第二输入、反相器312的输入以及MOSFET 316和320的栅极。反相器312 的输出被提供至反相器324的输入。反相器324的输出被回接至反相器312的输入。
MOSFET 316的源极连接至接地端，而MOSFET 320的源极则连接至VddijMOSFET 300 串联连接在MOSFET 320和316之间。MOSFET 320和300之间的节点连接至反相器328的输入。反相器328的输出连接至反相器332的输入，而反相器332的输出则回接至反相器 328的输入。反相器332的输出被标记为输出Q，而反相器328的输出则是Q的逻辑补数， 被标记为g。虽然图2A和2B描绘了静态逻辑，其中输入信号简单地被选择性地经由通过门 互相连接的反馈回路进行锁存，但是图2C的动态逻辑依赖于动态节点的评估。反相器324 的输出和反相器312的输入被连接至动态节点，并且动态节点上的电压受信号D影响。通 过将结果锁存为基于动态节点的输出Q，输入信号的值因此得以被确定和锁存。
现在参考图2D，给出了触发器的另一个示例。输入D被MOSFET 350的栅极所接 收，而输入D的逻辑补数则被MOSFET 354的栅极所接收。MOSFET 358将MOSFET 350和354 的源极选择性地连接至接地电势。MOSFET 358以及MOSFET 362和366的栅极由时钟信号 CK所控制。MOSFET 362和366的源极连接至Vdd。MOSFET 370具有连接至Vdd的栅极并且 连接在MOSFET 350和354的漏极之间。
MOSFET 372 和 374 的源极连接至 VDD。MOSFET 378 串联连接在 MOSFET 370 和 350 之间。MOSFET 382串联连接在MOSFET 354和374之间。MOSFET 372和378的栅极连接至 MOSFET 374和382之间的节点。类似地，MOSFET 374和382的栅极连接至MOSFET 372和 378之间的节点。
MOSFET 372和378之间的节点连接至MOSFET 366的漏极以及NAND门386的第一 输入。MOSFET 374和382之间的节点连接至MOSFET 362的漏极以及NAND门390的第一输 入。NAND门386的第二输入连接至NAND门390的输出。类似地，NAND门390的第二输入 连接至NAND门386的输出。
结果，NAND门386和390形成了置位-复位(SR)锁存器，并且到NAND门386和 390的第一输入分别被标记为友和及。NAND门386的输出为Q，而NAND门390的输出为逻辑 补数，被标记为&。在图2D中，触发器类似于具有输入信号D及其逻辑补数的输入的差分放 大器那样进行操作。该差分放大器的输出被标记为5和互，并且分别作为置位和复位信号而 被连接至SR锁存器。该差分放大器因此对该SR锁存器进行控制以响应于输入信号D输出 适当信号Q。发明内容
一种触发器电路，包括电荷注入模块、感测放大器模块和锁存器模块。该电荷注入 模块被配置为响应于时钟信号从电源向第一节点选择性地提供电荷。该感测放大器模块被 配置为在电荷注入模块向第一节点提供电荷的同时响应于检测到第一节点的电压越过阈 值而调节第二节点的电压。该锁存器模块被配置为响应于时钟信号存储基于第二节点的电 压的值。该锁存器模块还被配置为提供该值作为该触发器电路的输出。
在其它特征中，该触发器电路进一步包括注入控制模块，其被配置为响应于时钟 信号生成注入使能信号。该电荷注入模块被配置为响应于注入使能信号的生成而向第一节 点提供电荷。该注入控制模块被配置为响应于第二节点达到预定状态而停止生成注入使能 信号。该感测放大器模块包括被配置为生成反馈信号的反馈模块，其中该注入控制模块被 配置为响应于反馈信号的生成而停止生成注入使能信号。该感测放大器模块包括被配置为 响应于时钟信号和反馈信号选择性地生成经门控的时钟信号的时钟门控模块，以及被配置 为响应于经门控的时钟信号将第二节点选择性地连接至第一节点的隔离模块。
在再其它的特征中，该感测放大器模块包括第二节点调节模块，其被配置为响应 于第二节点的电压下降至低于阈值而将第二节点连接至第二电源。该感测放大器模块包括 被配置为选择性地生成反馈信号的反馈模块。该电荷注入模块被配置为在反馈信号被生成 或者第二节点的电压下降至低于阈值时停止向电荷存储节点提供电荷。该反馈模块被配置 为在第二节点的电压下降至低于阈值时延缓生成反馈信号。该锁存器模块被配置为响应于 时钟信号的延迟形式的预定边沿而存储对应于第二节点处的信号的值，其中该预定边沿是 上升沿和下降沿之一。
在另外的特征中，一种电路包括触发器电路和响应于至少一个输入信号而在第一 节点和第二电源之间选择性地创建低电阻路径的组合逻辑。该第二电源的电压小于电源的 电压。
—种对触发器电路进行操作的方法包括响应于时钟信号从电源向第一节点选择 性地提供电荷。该方法进一步包括在向第一节点提供电荷的同时响应于检测到第一节点的 电压越过阈值而调节第二节点的电压。该方法进一步包括响应于时钟信号而存储基于第二 节点的电压的值。该方法进一步包括提供该值作为触发器电路的输出。
本公开内容另外的应用领域将根据详细描述、权利要求和附图而变得清楚。详细 描述和具体示例意在仅出于说明的目的而并非意在对本公开内容的范围进行限制。


本公开内容将从详细描述和附图而得到更为全面地理解，其中
图1A是根据现有技术的同步逻辑的高层功能框图1B是根据现有技术的组合逻辑的电路图2A是根据现有技术的主从触发器的电路图2B是根据现有技术的主从触发器的另一种实施方式的电路图2C是根据现有技术原理的使用动态原理的触发器的电路图2D是根据现有技术的触发器的另一个示例的电路图3A-3C是用来描述各种类型的触发器设计的基于流体的类比图示；
图4A是评估和感测电路的实施方式的示例的电路图4B是描述电荷注入触发器的操作示例的流程图5A是组合逻辑的示例的电路图5B是简化组合逻辑电路的电路题6A-6C是基于图4A的电路实施方式的信号跟踪的示例；
图7A-7C是针对不同输入信号的与图6A-6C相类似的信号跟踪示例；
图8A是静态组合逻辑的电路图8B是静态触发器的电路图9A是动态触发器的逻辑的电路图9B是动态触发器的电路图1OA是随电荷注入触发器使用的组合逻辑的实施方式的电路图1OB是电荷注入触发器的实施方式的电路图；以及
图11是通过对图8-10所示的电路进行仿真而得出的性能结果的图形比较。
具体实施方式
以下描述其实质上仅是说明性的而并非意在以任何方式对本公开内容、其应用或 使用进行限制。出于清楚的目的，在图中将使用相同的附图标记来标识类似要素。如这里 所使用的，使用非排他性逻辑或，术语A、B和C中的至少一个应当被理解为意味着逻辑(A 或B或C)。应当理解的是，方法内的步骤可以以不同顺序执行而并不改变本公开内容的原理。
如这里所使用的，术语模块可以是指、作为其一部分或者包括专用集成电路 (ASIC);电子电路；组合逻辑电路；现场可编程门阵列(FPGA);执行代码的处理器(共享 的、专用的或群组)；提供所描述功能的其它适当组件；或者诸如在片上系统中以上一些或 全部的组合。
触发器在许多数字集成电路中是重要的构建模块。在任何给定设计中都可以使用 大量触发器。例如，流水线结构对于每个流水线级可能需要一组触发器，包括用于所处理的 每个比特的触发器。触发器的参数因此可以显著影响整体装置的参数。例如，装置的整体 面积、速度、功耗和噪声容忍度都可能被触发器的相应参数所影响。
当与静态逻辑和动态逻辑相比较时，本公开内容的电荷注入感测逻辑可能具有更 好的参数，诸如更小的面积和/或更低的功率。图3A-3C给出了静态、动态和电荷注入逻辑 的操作的高层类比。图4A是实施电荷注入逻辑的触发器的示例，并且图4B是图4A的触发 器的操作示例。图5是能够置于图4A的触发器的输入处的组合逻辑的示例，图6和7描绘 了图4的触发器的实施方式的操作。图8-10给出了触发器的可替换实施方式和基于共用 真值表的组合逻辑。图11给出了图8-10中所给出电路的仿真的实证比较。
现在参考图3A-3C，使用流体类比来描述各种类型的触发器设计。正如任意类比那 样，关系仅是近似的并且这些类比仅出于说明的目的而给出。在图3A中，描绘了静态逻辑。 组合逻辑400 (例如，包括逻辑门)接收输入并且输出数字值。该数字值控制泵404。当数 字值有效时，泵404将流体泵入保存容器408。保存容器408中流体的高水平对应于逻辑值 I，而流体的低值则可以对应于逻辑值O。
组合逻辑400的逻辑补数_ 412控制第二泵416。当数字值的逻辑补数有效时， 第二泵416将流体泵出保存容器408。因此，当输入使得组合逻辑400对有效值进行评估 时，泵404将流体泵入保存容器并且第二泵416被无效，这使得流体填充保存容器408。这 对应于值I。当输入使得组合逻辑对无效值(诸如低有效配置中的零)进行评估时，第二 泵416将流体泵出保存容器408并且泵404被无效。保存容器408因此排空流体，导致了 值O。
在图3B中，示出了对应于动态原理的示例。保存容器430具有其中定位有逻辑阀 432、434、436和438的排放管(drain)。每个逻辑阀可以对应于一个逻辑输入。保存容器 430在评估阀门448保持关闭的同时由龙头444进行填充或预填充。结果，无论逻辑阀门是 打开还是关闭，保存容器430都被流体所填充。
—旦保存容器430被填充，龙头444就被关闭并且评估阀448被打开。如果逻辑 阀432、434、436和438允许流体通过评估阀448从保存容器430排出，则将产生结果逻辑 零。否则，流体的预充水平将被保持，导致逻辑值I。在图3B所示的示例中，保存容器430将在逻辑阀432和434都打开并且逻辑阀436和438中的至少一个打开时进行排放。在评 估阀448已经被打开足够长时间以允许保存容器430排空之后，评估阀448再次关闭以准 备随后的预填充阶段。
现在参考图3C，保存容器460通过逻辑阀462、464、466和468进行排放。逻辑阀 462、464、466和468可以执行与图3B的逻辑阀432、434、436和438相类似的逻辑功能。然 而，在图3C中，可以省去评估阀448。相反，在评估阶段，流体通过龙头472而被添加至保存 容器460。如果逻辑阀462、464、466和468不允许流体离开保存容器，则保存容器460将填 充至值逻辑I。否则，来自龙头472的流体将简单地从保存容器460排出，将保存容器460 保持在逻辑值O。
一旦已经过去了保存容器460可能已经被龙头472填充的足够时间，评估阶段就 会结束。龙头472被关闭，并且保存容器460中的值得以被确定。随后，可以通过逻辑阀或 者通过诸如单独排放阀或泵之类的另一种机制排出可能累积的任意流体，上述泵诸如第二 泵416。这使得保存容器460准备用于下一个评估阶段。在一些实施方式中，用来填充保存 容器460的龙头472可以具有比龙头444更高的流速。这允许保存容器460更快地进行填 充以达到逻辑值1，这允许评估阶段更短。
通过与电气系统相比，流体对应于电荷，并且晶体管或其它开关可以取代阀。另 外，可以包括离散电容和/或寄生电容的电容用作流体保存容器。晶体管还可以作为龙头 运行，从电源提供电荷的。可以在对应于图3C的电荷注入逻辑中使用的反馈可能无法轻易 使用水的类比进行解释，并且因此在下文中参考电路示意图更为详细地进行描述。
虽然图3A的静态逻辑是简单明了的，但是静态逻辑可能会表现出更高的延迟。诸 如图3B所示的动态逻辑可能具有更大的功耗。图3C的电荷注入逻辑可能具有比图3B的 动态逻辑更低的功耗。此外，图3C的电荷注入逻辑可以省去评估阀448，这减小了面积。图 3B中的评估阀448的大小可以决定保存容器430能够多快被排空，并且因此决定电路的速 度。结果，评估阀448可能需要相对大的面积，这使得在图3C中去除它明显节省了面积。
现在参考图4A，给出了根据本公开内容原理的触发器的评估和感测电路的实施方 式。节点D被连接至诸如图5A或5B中所示出并且在以下所描述的组合逻辑。节点D大致 对应于图3C的保存容器460和逻辑阀462之间的接合处。电荷注入电路500向节点D提 供电荷，并且大致对应于图3C的龙头472。
电荷注入电路500由来自注入控制模块504的注入使能信号所控制。在以下描述 中，注入使能信号是低有效信号。感测放大器(感测amp)模块508对节点D处的电压进行 放大，并且锁存器模块512对来自感测放大器模块508的输出进行锁存。锁存器模块512 的输出被不为Q。在各实施方式中，锁存器模块512也可以输出逻辑补数Q。
在以下描述中，使用MOSFET(金属氧化物半导体场效应晶体管)。然而，本公开内 容并不局限于M0SFET，并且可以使用包括其它类型的晶体管在内的其它电子开关。MOSFET 包括三个端子，以下称作栅极、源极和漏极。然而，当使用其它器件时，这些端子可以分别被 称作控制端子、第一端子和第二端子。MOSFET还具有主体端子，其可以结合至MOSFET的源 极。MOSFET可以是N沟道或P沟道，并且在图中，P沟道MOSFET由与栅极相邻的圆圈所指 示。N沟道MOSFET的主体可以结合至接地端或负电源，诸如Vss。类似地，P沟道MOSFET的 主体可以结合至正电源，诸如VDD。
以下所描述的反相器可以包括输入和输出，并且可以被实施为Vdd以及P沟道 MOSFET和N沟道MOSFET的接地端之间的串联连接。在这样的实施方式中，反相器的输入 被连接至MOSFET的栅极，并且反相器的输出被连接至MOSFET之间的节点。诸如NOR门和 NAND门之类的逻辑门也可以使用MOSFET来实施，诸如在图1B的NAND门的示例中。虽然能 够实施另外的输入，但是除非另外指出，否则以下所描述的逻辑门包括输出以及第一和第 二输入。
除非另外指出，否则电路在下文中被描述为高有效，其中高电压被认为是值1(并 且被称作高或开启)，而低电压被认为是值0(并且被称作低或关闭)。本公开内容并不局限 于此，并且可以随低有效配置使用。另外，以下描述涉及在时钟上升沿锁存数据的触发器。 而且，本公开内容能够在其它时刻进行工作，诸如在时钟的下降沿。
电荷注入电路500包括MOSFET 520。MOSFET 520的源极连接至被称作Vdd的电 源。MOSFET 520的漏极连接至输入D。注入控制模块504包括MOSFET 530、532、534、536、 538和540。M0SFET530的源极连接至VDD，而MOSFET 530的漏极连接至MOSFET 520的栅极 以及MOSFET 532、534和536的漏极。MOSFET 532和534的源极连接至Vdd。M0SFET536的 源极连接至MOSFET 538的漏极，而MOSFET 538的源极则连接至MOSFET 540的漏极。
MOSFET 540的源极连接至诸如接地端的较低电源。在以下描述中，使用术语接地 端并且在图中示出了接地端符号。然而，作为接地端的替代，本公开内容也可以随诸如Vss 的电源使用，其可以是负电源。
感测放大器模块508 包括 MOSFET 550、552、554、556、558、560、562、564 和 566。此 外，感测放大器模块508包括反相器570、572、574、576、587和580以及NAND门584和586。 MOSFET 552的源极连接至节点D，并且MOSFET 552的漏极在节点DZB连接至MOSFET 550、 556和554的漏极。MOSFET 560、564、540和530的栅极以及反相器580的输入也在节点 DZB进行连接。
MOSFET 550的源极连接至VDD，而MOSFET 550的栅极连接至反相器574的输出。 反相器574的输入连接至反相器572的输出。反相器572的输入接收时钟信号CK。MOSFET 550以及反相器572和574可以共同被称作上拉模块590。上拉模块590可以在时钟信号 为低时将节点DZB拉起至高值，并且可以在时钟信号变高之后使无效。
NAND门584的第一输入接收时钟信号并且NAND门584的第二输入连接至VDD。将 第二输入强制为高，NAND门584可以类似于反相器进行工作。NAND门584的输出被反相器 570的输入所接收。反相器570的输出被提供至MOSFET 566和562的栅极。反相器570和 NAND门584可以共同被称作时钟延迟模块594。时钟延迟模块594可以缓冲并延迟时钟信 号。
NAND门586的第一输入接收时钟信号CK并且NAND门586的第二输入连接至节 点DZ0节点DZ连接至MOSFET 554,532和538的栅极以及MOSFET 560,562和564的漏极。 NAND门586被称作时钟门控模块598，其根据从节点DZ接收的反馈而选择性地使得时钟信 号通过。
NAND门586的输出被反相器576和578的输入所接收。反相器576的输出连接至 MOSFET 552的栅极并且被称作评估(EVAL)节点。共同地，MOSFET 552和反相器576被称 作隔离模块604。隔离模块604将输入D选择性地连接至节点DZB。在各种实施方式中，隔离模块604可以用诸如通过门之类的其它隔离装置来替代。
反相器578的输出连接至MOSFET 556的栅极。反相器580的输出连接至MOSFET 558的栅极。MOSFET 558的漏极连接至MOSFET 556的源极并且MOSFET 556的源极连接 至接地端。共同地，MOSFET 554、556、568以及反相器578和580被称作动态节点调节模块 608。
M0SFET564的源极连接至MOSFET 566的漏极，并且MOSFET 566的源极连接至接地 端。MOSFET 560和562的源极连接至Vdd。共同地，MOSFET 560、562、564和566被称作反 馈模块612。反馈模块512经由节点DZ向时钟门控模块598、M0SFET 554和注入控制模块 504提供反馈。如果节点DZ变低，则防止节点DZB变低，反之亦然。具体地，当节点DZ变低 时，MOSFET 554被开启，将节点DZB连接至VDD。类似地，当节点DZB变低时，M0SFET560被 开启，将节点DZ连接至Vdd。
如以下所讨论的，动态节点调节模块608的反相器580和M0SFET608向节点DZB提 供正反馈。当节点DZB下降低于阈值时，反相器580的输出变高，开启MOSFET 558。MOSFET 558经由MOSFET 556将节点DZB连接至接地端并且因此将节点DZB拉低。
锁存器模块512 包括 MOSFET 620、622、624、626、628、632、634、636、638、640、642 和644。锁存器模块512还包括反相器650和652。时钟延迟模块594的反相器570的输 出连接至MOSFET 626、634和642的栅极以及连接至反相器650的输入。感测放大器模块 508的节点DZB连接至MOSFET 620,624,640和644的栅极。MOSFET 620和622的源极连接 至VDD，而MOSFET 620和622的漏极则连接至MOSFET 624的漏极以及来自锁存器模块512 的输出Q。MOSFET 624的源极连接至MOSFET 626和628的漏极。MOSFET 626和628的源 极连接至接地端。
MOSFET 632的源极连接至VDD，并且MOSFET 632的漏极连接至MOSFET 634的源 极。MOSFET 634的源极连接至MOSFET 636、640和642的漏极以及反相器652的输入。反 相器652的输出连接至MOSFET 638、632、628和622的栅极。MOSFET 640的源极连接至VDD。 MOSFET 642的源极连接至MOSFET 644的漏极并且MOSFET 644的源极连接至接地端。锁存 器模块512基于时钟CK的上升沿进行工作并且在评估阶段完成是保留输出Q。在节点DZB 被上拉模块590在预充电阶段期间预充电回到高电平的同时，锁存器模块512将输出Q保 持在相同电平。锁存器模块512允许输出Q在时钟CK的下一个上升沿被修改。
现在参考图4B，针对于图4A相类似的触发器示出了操作实例。控制在654开始， 其中控制确定是否出现了时钟的上升沿。如果是，则控制在656继续；否则，控制返回654。 在其它实施方式中，可以使用时钟的下降沿而不是时钟的上升沿作为触发。
在656，控制激活注入使能信号以开始电荷注入。控制在658继续，其中控制将电 荷共享节点D连接至动态节点DZB。控制在660继续，其中控制确定动态节点DZB的电压是 否已经下降至低于阈值。如果是，则控制转换至662 ;否则，控制转换至664。
在662，控制将输出Q锁存在高值。控制在666继续，其中控制使得注入使能信号 无效以停止电荷注入。控制在668继续，其中控制确定时钟信号是否下降。如果是，则控制 转换至670 ;否则，控制保持在668。在670，控制将动态节点DZB连接至电源以复位动态节 点DZB。此外，控制将电荷共享节点D从动态节点DZB断开连接。控制随后返回654。
在664，控制将输出Q锁存在低值。控制在672继续，其中控制将电荷共享节点D从动态节点DZB断开连接。控制在674继续，其中控制使得注入使能信号无效以停止电荷 注入。控制随后返回654。
现在参考图5A，示出了组合逻辑的示例。在各个实施方式中，在组合逻辑中使用 的MOSFET可以为相同类型，无论是N沟道还是P沟道。在图4A中，节点D接收从电源Vdd 所注入的电荷。因此，根据N沟道MOSFET所创建的相对应组合逻辑可以提供到接地端的路 径。在其它实施方式中，诸如在从接地电势提供电荷注入的实施方式中，P沟道MOSFET可 以形成连接至正电源的组合逻辑。
在图5A的示例中，示出了 30个MOSFET ;存在10个MOSFET集合，其中每个集合为 三个M0SFET。每个集合中的MOSFET串联连接。在第一集合，MOSFET 680_1、682_1和684-1 串联连接，MOSFET 680-1的漏极连接至节点D，并且MOSFET 684-1的源极连接至接地端。 MOSFET 680-1、682-1和684-1的栅极均接收输入值。
当三个MOSFET 680_1、682_1和684_1在其栅极均接收高值时，在节点D和接地端 之间形成了低电阻路径。MOSFET 680-2,682-2 和 684-2 与 MOSFET 680-1,682-1 和 684-1 类似布置。每个MOSFET集合可以类似布置，以MOSFET 680_10、682_10和684-10作为结束。 如果任意一个或多个MOSFET集合中的所有MOSFET都接收到高输入信号，则在节点D和接 地端之间形成低电阻路径。就数字逻辑而言，这可以等同于十个三路AND的十路0R。
在本公开内容中，由组合逻辑所创建的节点D和接地端之间的低电阻路径将会导 致高的Q输出。本公开内容可以另外地反相操作，其中在存在低电阻路径时将会输出低的 Q值。此外，如以上所描述的，P沟道MOSFET可以被用来创建到Vdd的低电阻路径。在这样 的实施方式中，图4A的电路可以有所修改，诸如通过创建图4A的反相形式。除此之外或可 替换地，诸如反相器之类的一个或多个反相结构可以将到接地端的低电阻路径转换为到Vdd 的低电阻路径，反之亦然。
返回参考图5B，出于说明图6-7的目的而示出了简化的组合逻辑。反相器690接 收输入并且将该输入的反相形式提供至MOSFET 692的栅极。MOSFET 692的源极连接至接 地端，而MOSFET的漏极则连接至节点D。因此，当输入信号为高时，MOSFET 692出于非导通 (高电阻)状态。当输入信号为低时，MOSFET 692被置于导通(低电阻)状态。
现在参考图6A-6C，示出了图4A的电路实施方式的示例跟踪。在图6A中，示出了 电压对时间的曲线图。图6-7的时间标度从大约300皮秒至700皮秒并且仅被示出用于说 明。对于时间零皮秒而言是没有意义的；相反，仅相对时间才是相关的。在大约340和360 皮秒之间，输入信号(为了简明，输入信号的轨迹704将被称作输入信号704)的轨迹示出 了从高(在所描述实施方式中大约为O. 9伏)到低(在该实施方式中大约为O伏)变换的 输入信号704。
在之后的时间，这里示出的在大约520皮秒和540皮秒之间，时钟信号CK的轨迹 708从低升至高。输入信号704被反转，如图5B所示，并且时钟信号708的上升沿被用来锁 存逻辑值。输出Q 712因此相应于时钟上升而变换为高以与输入的反转形式相匹配。时钟 信号708的上升和输出Q 712的上升的中点之间的近似延迟为40. 8皮秒。在大约780皮 秒处，时钟信号708下降。然而，输出Q 712停留为高，这是因为输出Q 712基于时钟信号 708的上升沿而被锁存。
图6B描绘了与图6A相同的时间窗口期间的另外的电压轨迹。输入信号704的下降导致节点D的轨迹720的相应下降。这是因为输入信号704已经开启了 MOSFET 692，将 节点720连接至接地端。
节点DZ的轨迹724被示为上升至高值。参考图4A，当时钟信号708为低时，反相 器570的输出也为低，这使得MOSFET 562的栅极为低，由此将节点DZ连接至VDD。时钟信 号708在图6B所示的时间窗口之前变低。
基于时钟信号708的上升，注入使能信号的轨迹728下降(大约在520皮秒处开 始)。这是由对上升的时钟信号进行响应的注入控制模块504所导致的。MOSFET 538和 540已经由于其栅极为高而被导通，从而当时钟信号708上升并且开启了 MOSFET 536时，注 入使能信号728连接至接地端。
作为注入使能信号728变低的结果，电荷注入电路500的MOSFET 520将电荷注入 到节点D上。出于该原因，节点D 720大约在520皮秒处开始增加。然而，到接地端的低电 阻路径(因为MOSFET 692对于当前输入信号开启)使得所注入的电荷被消散，并且节点D 720因此大约在550皮秒处开始下降回到低值。
在时钟门控模块598的NAND门586和隔离模块604的反相器576所导致的延迟 之后，EVAL信号的轨迹732跟随时钟信号708从低至高。由于EVAL信号732为高，所以 MOSFET 552将节点DZB连接至节点D，这将节点DZB的轨迹736拉低。节点DZB 736走低 导致注入控制模块604使注入使能信号728无效。
MOSFET 558提供正反馈。一旦节点DZB下降的足够多，反相器580就将向MOSFET 558输出高信号。这开启MOSFET 558，经由MOSFET 556将节点DZB连接至接地端。锁存器 模块512在评估周期期间缓存并驱动DZB的逻辑。节点DZB 736的下降值在上升沿被转换 为输出Q 712并且被锁存器模块512锁存。随后(在图6A的右侧边沿)，时钟信号708下 降，并且上拉模块590将使得节点DZB 736相应上升(未示出)。与此同时，锁存器模块512 使得输出Q不会被该预充电过程所破坏。
现在参考图6C，在与图6A和6B相同的时间周期上示出了在正电源Vdd中电流流 动以及在负电源Vss或接地端中电流流动。如所看到的，最大功耗出现在时钟信号708的上 升沿之后。Vdd的轨迹被标记为740且Vss的轨迹被标记为744。
现在参考图7A-7C，针对输入信号为高的情形示出了与图6A-6C相类似的轨迹。虽 然可以从与图6A-6C相同的节点取得轨迹，但是将使用新的附图标记以避免混淆。时钟信 号CK的轨迹760大约在280皮秒处开始下降。可能与时钟异步的输入信号的轨迹764大 约在340皮秒处开始上升。
时钟信号760的上升沿大约在520皮秒处开始。时钟信号760使得输入信号764 的反转被锁存作为输出Q，这在轨迹768中示出。时钟信号760的上升沿与输出Q 768的下 降沿的中点之间的延迟在该实施方式中被示为大约40. 7皮秒。在该特定实施方式中，当Q 下降时(图7A)或当Q上升时(图6A)时钟与输出的延迟相差小于百分之一。该差异的大 小很小可能是有利的，因为可以由两个数字中较长的一个来确定最大时钟速度。因此，如果 一个延迟明显更长，则较长延迟可以使得较低的最大时钟速度成为必要。
现在参考图7B，注入使能信号的轨迹772相应于上升的时钟信号760而大约在 520皮秒处开始下降。当注入使能信号772变低时，由此开始从电荷注入电路500进行电荷 注入，节点D的轨迹780由于没有到接地端的低电阻路径而上升。
在延迟之后，EVAL信号的轨迹776跟随时钟信号760从低至高。EVAL信号776的 高值将节点DZB连接至节点D。节点DZB的轨迹784因此可以由于节点D 780以低电压开 始而最初下降。然而，将电荷注入到节点D 780上使得节点D 780升高并且由此使得节点 DZB 784 升高。
注意，在图6B中，节点D 720稍有升高(峰值大约在560皮秒)。然而，在图7B 中，节点D 780高于第一阈值，并且由此使得节点DZB 784不会降到低于第二阈值。例如， 在图7B中，节点DZB 784下降至仅大约O. 65伏。与此同时，节点D 780从O伏增加至大约 O. 8 伏。
如果节点DZB 784低于第二阈值，并且因此被记录为低信号，则反相器580 (见图 4A)随后输出高信号，开启MOSFET 558并且经由MOSFET 556拉低节点DZB 784。注意，直 至节点DZ下降之前，到反相器578的输入都为低，反相器578的输出为高，并且MOSFET 556 因此被开启。
第二阈值因此可以基于反相器580输出足够高而开启MOSFET 558的电压的输入 电压。仅作为示例，第二阈值可以为O. 5伏。为了防止节点DZB 784降到低于第二阈值，节 点D 780应当在节点DZB 784降到低于第二阈值之前增加至高于第一阈值。这一考虑可以 确定电荷注入模块500的MOSFET 520的大小。在各种实施方式中，第一阈值可以近似等于 第二阈值。第一阈值可以为O. 5伏。第一和第二阈值可以基于Vdd和Vss或者Vdd和接地端 之间中途的电压进行设置。
当来自时钟延迟模块594的经延迟的时钟信号上升时，MOSFET 566被开启。节点 DZB 784已经维持为高，因此MOSFET 564维持导通。节点DZ788因此经由MOSFET 564和 566连接至接地端并且开始下降。在节点DZ 788下降时，EVAL信号776经由时钟门控模块 598而被关闭。通过将节点D从节点DZB断开连接，即使由组合逻辑突然创建了低电阻路 径，节点DZB上的电荷也将不会消散。时钟门控模块598因此减少了保持时间——到触发 器的输入必须保持稳定的时间量。此外，注入使能信号772被无效。实际上，注入控制模块 504在节点DZB 784或节点DZ 788下降时使得注入使能信号772无效。见图6B，针对于注 入使能信号728相应于节点DZB 736下降而上升(即被无效)的示例。
锁存器模块512在评估阶段期间缓存并驱动节点DZB的逻辑。锁存器模块512将 节点DZB的相反数存储为输出Q 768。一旦时钟信号760下降(未示出)，节点DZ 788将 返回高值(也未示出)，同时锁存器模块512使得输出Q不会被预充电过程所破坏。节点 DZ 788被MOSFET 562升高至高值；一旦来自时钟延迟模块594的经延迟的时钟信号下降， MOSFET 562就将节点DZ 788连接至Vdd。
现在参考图7C，示出了与图7A和7B相同的时间帧期间的Vdd的轨迹792以及Vss 或接地端的轨迹796。
给出图8A-9B以示出类似的静态和动态逻辑以便与图10A-10B的电荷注入逻辑相 比较。虽然图8A-9B相应于输入信号产生了与图10A-10B相同的逻辑输出，但是触发器的 电路和工作原理有所不同，并且触发器输入处的组合逻辑的布置也有所不同。
现在参考图8A,给出了静态组合逻辑的示例。该逻辑包括12个NAND门804_1、804-2、......和804-12(共同称作NAND门804)，它们均具有两个输入。三个NOR门812-1、812-2和812-3(共同称作NOR门812)均接收四个NAND门804的输出。NOR门812的输出被NAND门820所接收。NAND门820的输出被反相器828的输入所接收。反相器828的输 出为节点D。
现在参考图8B，示出了静态触发器。逻辑值D连接至MOSFET 830和832的栅极。 从Vdd到接地端，四个MOSFET 834、832、836和838串联排列。此外，第二系列的MOSFET 840、 842、830和844从Vdd连接至接地端。
MOSFET 842和836的栅极接收信号SI。MOSFET 834和838的栅极接收信号SCN。 MOSFET 840和844的栅极从反相器846接收信号SCN的反转形式。信号SI和SCN诸如用 于测试的目的而可以被用来在到触发器的具体数据中进行扫描。信号SCN使能或者停用扫 描模式，并且当扫描模式被使能时，从信号SI中取得触发器中所存储的数据。信号SI可以 连接至之前的触发器，从而诸如测试模式之类的任意数据可以被连续移送(扫描)至触发 器中。
MOSFET 850和852形成通过门，其接收来自MOSFET 830和842之间的节点的信 号。由MOSFET 850和852所形成的通过门的输出被提供至反相器854以及MOSFET 860和 862之间的节点。
时钟信号CK由反相器864反转并且由反相器866再次反转。结果，虽然具有一些 延迟，但是反相器866的输出与时钟信号CK具有相同的极性。MOSFET 850和852所形成的 通过门由时钟信号CK所控制，其中时钟信号CK的高值关闭该通过门。
MOSFET 862 经由 MOSFET 870 连接至接地端，而 MOSFET 860 经由 MOSFET 872 连 接至VDD。MOSFET 860的栅极接收经反转的时钟信号CK，而MOSFET 862的栅极接收经两次 反转的时钟信号CK。反相器854的输出被提供至MOSFET 876和878，它们形成另一个通过 门。此外，反相器854的输出驱动MOSFET 870和872的栅极。MOSFET 860、862、870和872 形成三态反相器，其相应于时钟信号CK而具有三种状态。
MOSFET 876和878所形成的通过门在时钟信号CK为高是被开启。MOSFET 876 和878所形成的通过门的输出被提供至反相器880以及MOSFET 882和884之间的节点。 MOSFET 884经由MOSFET 886连接至接地端，而MOSFET 882经由MOSFET 888连接至Vdd。 MOSFET 882的栅极接收经两次反转的时钟信号，而MOSFET 884的栅极接收经反转的时钟 信号。反相器880的输出被反相器890以及MOSFET 886和888的栅极所接收。该反相器 的输出也是触发器的输出Q。
现在参考图9A，示出了动态逻辑的实施方式。所示出的组合逻辑在逻辑上可以等同于图8A的组合逻辑。十二个NAND门904-1、904-2、......和904-12 (共同称作NAND门904)均接收两个输入并且向相对应的MOSFET 908_1、908_2、......和908-12(共同称作MOSFET 908)提供输出。MOSFET 908全部经由时钟信号CK所控制的共用MOSFET 912而连 接至VDD。换句话说，MOSFET 912的源极连接至每个MOSFET 908的漏极。MOSFET 912松散 地对应于图3B中的龙头444以对节点D预充电。
每个MOSFET 908 通过相应 MOSFET 916_1、916_2、......和 916-12(共同称作MOSFET 916)而连接至接地端。MOSFET 916也由时钟信号CK所控制并且松散地对应于图 3B的评估阀448。MOSFET 908松散地对应于图3B的逻辑阀。
现在参考图9B，在动态逻辑的触发器中，节点D连接至MOSFET 920的源极。MOSFET 920经由MOSFET 922连接至VDD。时钟信号CK被第一系列的反相器924-1、924_2、...和924-6以及第二系列的反相器926和928所反转。反相器928的输出因此遵循与时钟信号 相同的极性，并且被连接至MOSFET 922的栅极。MOSFET 920和922的漏极连接至MOSFET 930和932的漏极，反相器934的输入以及MOSFET 936、938、940、942、944、946和948的栅极。
MOSFET 936和938的源极连接至VDD，并且MOSFET 936和938的漏极连接至MOSFET 940的漏极以及反相器950的输入。反相器950的输出被提供至NOR门952的第一输入以 及反相器954的输入。反相器954的输出连接至MOSFET 930和932的栅极。MOSFET 932 的源极连接至VDD。
NOR门952的第二输入接收信号SCN。NAND门960具有两个输入，它们分别接收信 号SCN和信号SI。NAND门960的输出被提供至反相器962的输入,并且反相器962的输出 连接至MOSFET 964的栅极。MOSFET 964经由MOSFET 966连接至接地端。MOSFET 964与 MOSFET 968并联连接。反相器934的输出连接至MOSFET 968的栅极。MOSFET 964和968 的漏极连接至MOSFET 930的源极。
MOSFET 942与MOSFET 980并联连接，并且MOSFET 942和980的漏极连接至 MOSFET 944的漏极以及输出Q。MOSFET 942和980的源极连接至VDD。MOSFET 944经由并 联连接的MOSFET 982和984连接至接地端。MOSFET 980和984的栅极连接至MOSFET 986 和988的栅极以及反相器990的输出。
反相器924-6的输出连接至MOSFET 938、982、966、992、994和996的栅极以及反 相器998的输入。反相器998的输出连接至MOSFET 1000的栅极。MOSFET 986、994、1000 和988从Vdd到接地端串联连接。MOSFET 946、996和948从Vdd到接地端串联连接。MOSFET 992在MOSFET 940和接地端之间串联连接。MOSFET 946和996的漏极连接至MOSFET 994 和1000的漏极以及反相器990的输入。
现在参考图10A，示出了用于随电荷注入触发器使用的组合逻辑的实施方式。 该组合逻辑在逻辑上可以等同于图8A和9A所示的组合逻辑。十二个NAND门1104-1、1104-2、......和1104-12(共同称作NAND门1104)均接收两个输入并且向相对应的MOSFET 1108-1,1108-2,......和 1108-12 (共同称作 MOSFET 1108)提供输出。MOSFET1108的源极连接至接地端并且MOSFET 1108的漏极连接至共用节点D。注意，与图9A相比， 也被称作脚注装置(footer device)的时控的MOSFET (诸如图9A的MOSFET 916)并非是 必要的。
现在参考图10B，给出了电荷注入触发器的实施方式。图1OB的实施方式类似于 图4A，并且为了简要，对类似组件将使用相同的附图标记。NOR门1120替代图4A的反相器 570使用。NOR门1120具有结合至接地端的一个输入并且因此类似于反相器进行工作。
NOR门1124替代图4A的反相器576使用。NOR门1124的第二输入接收信号SCN。 NAND门1128接收SCN信号和SI信号作为输入并且具有连接至NOR门1132的输出。NOR 门1132的第二输入接收NAND门586的输出。NOR门1132的输出驱动连接在节点NZB和接 地端之间的MOSFET 1136的栅极。
现在参考图11，用图表表示地给出了对图8-10的电路进行仿真的结果以便进行 比较。图10A-10B的电荷注入触发器(也被称作电荷注入感测放大器(CISA))利用虚线示 出，。图8A-8B的静态逻辑利用粗实线示出，而图9A-9B的动态逻辑利用细实线示出。y轴表示以兆赫为单位的最大工作频率，而X轴则表示指定最大工作频率处的以微瓦为单位的 功耗。
所有其它都等同的情况下，最大频率越大且功耗越低就越好。电路以不同电源电 压进行仿真用于全部三者的O. 88伏和1.1伏，以及用于静态逻辑的额外的1. 26伏。如图 11中所能够看到的，对于以上所给出并且使用所仿真的半导体处理的电路而言，针对可比 较的电源电压，动态逻辑的功耗远大于静态逻辑。动态逻辑在可比较电源电压允许最大频 率的提闻。
然而，当静态逻辑的电源提高至1. 26伏时，功耗仅稍大于动态逻辑在最低工作电 压的功耗，而最大频率却接近于动态逻辑的两倍。
CISA逻辑具有小于动态逻辑但大于静态逻辑的功耗。然而，至少对于这些示例而 言，可能使用CISA逻辑的最大频率明显高于静态逻辑和动态逻辑。除了速度和功耗优于动 态逻辑之外，CISA逻辑所需要的面积也较小。例如，在使用CISA逻辑时脚注装置(诸如图 9A所示的MOSFET 916)可能并非是必要的。CISA逻辑可以使用N沟道MOSFET，诸如图1OA 所示。然而，可以可替换地使用P沟道M0SFET。N沟道和P沟道MOSFET之间的决策可以基 于诸如面积和速度之类的考虑而作出。例如，在某些处理技术中，P沟道装置可能要求单独 的良好结构而因此需要更大面积。
本公开内容的宽泛教导可以以各种形式进行实施。因此，虽然本公开内容包括特 定示例，但是本公开内容的实际范围并不应当局限于此，因为一旦研习了附图、说明书以及 随后的权利要求，其它修改形式就将变得清楚。
权利要求
1.一种触发器电路，包括 电荷注入模块，其被配置为响应于时钟信号选择性地从电源向第一节点提供电荷； 感测放大器模块，其被配置为在所述电荷注入模块向所述第一节点提供电荷的同时响应于检测到第一节点的电压越过阈值而调节第二节点的电压；和锁存器模块，其被配置为 响应于所述时钟信号，存储基于所述第二节点的电压的值；以及 提供该值作为所述触发器电路的输出。
2.根据权利要求1所述的触发器电路，其中所述感测放大器模块进一步包括上拉模块，其被配置为生成经延迟的时钟信号并且响应于所述经延迟的时钟信号选择性地将所述第二节点连接至所述电源。
3.根据权利要求1所述的触发器电路，进一步包括 注入控制模块，其被配置为响应于所述时钟信号生成注入使能信号， 其中所述电荷注入模块被配置为响应于所述注入使能信号的生成而向所述第一节点提供电荷。
4.根据权利要求3所述的触发器电路，其中所述注入控制模块被配置为响应于所述第二节点达到预定状态而停止生成所述注入使能信号。
5.根据权利要求3所述的触发器电路，其中所述感测放大器模块包括 被配置为生成反馈信号的反馈模块， 其中所述注入控制模块被配置为响应于所述反馈信号的生成而停止生成所述注入使能信号。
6.根据权利要求1所述的触发器电路，其中所述感测放大器模块包括 被配置为响应于所述时钟信号和反馈信号选择性地生成经门控的时钟信号的时钟门控模块；以及 被配置为响应于所述经门控的时钟信号选择性地将第二节点连接至第一节点的隔离模块。
7.根据权利要求1所述的触发器电路，其中所述感测放大器模块包括第二节点调节模块，其被配置为响应于所述第二节点的电压下降至低于所述阈值而将所述第二节点连接至第二电源。
8.根据权利要求1所述的触发器电路，其中 所述感测放大器模块包括被配置为选择性地生成反馈信号的反馈模块， 所述电荷注入模块被配置为在所述反馈信号被生成或者所述第二节点的电压下降至低于所述阈值时停止向所述电荷存储节点提供电荷，并且 所述反馈模块被配置为在所述第二节点的电压下降至低于所述阈值时延缓所述反馈信号的生成。
9.根据权利要求1所述的触发器电路，其中所述锁存器模块被配置为响应于所述时钟信号的延迟形式的预定边沿而存储对应于所述第二节点处的信号的值，并且其中该预定边沿是上升沿和下降沿之一。
10.一种电路,包括 根据权利要求1所述的触发器电路；以及响应于至少一个输入信号而在所述第一节点和第二电源之间选择性地创建低电阻路径的组合逻辑，其中所述第二电源的电压小于所述电源的电压。
11.一种电路,包括 触发器电路，其包括 注入控制模块，其被配置为响应于时钟信号生成注入使能信号； 电荷注入模块，其被配置为响应于所述注入使能信号从第一电源向第一节点选择性地提供电荷； 感测放大器模块，其包括 时钟延迟模块，其被配置为响应于所述时钟信号生成经延迟的时钟信号； 反馈模块，其被配置为相应所述经延迟的时钟信号和第二节点的电压生成反馈信号；时钟门控模块，其被配置为响应于所述时钟信号和所述反馈信号选择性地生成经门控的时钟信号； 隔离模块，其被配置为响应于门控时钟信号选择性地将第二节点连接至电荷存储节点；以及 第二节点调节模块，其被配置为响应于所述第二节点的电压下降至低于阈值而将所述第二节点连接至第二电源；以及锁存器模块，其被配置为 响应于所述时钟信号的预定边沿存储基于所述第二节点的电压的值；以及 提供所述值作为所述触发器电路的输出，其中所述预定边沿是上升沿和下降沿之一；以及 组合逻辑，其被配置为响应于至少一个输入信号而在所述第一节点和所述第二电源之间选择性地创建低电阻路径，其中所述第二电源具有低于所述第一电源的电压。
12.—种对触发器电路进行操作的方法，所述方法包括 响应于时钟信号，从电源向第一节点选择性地提供电荷； 在向所述第一节点提供电荷的同时响应于检测到所述第一节点的电压越过阈值而调节第二节点的电压；和 响应于所述时钟信号，存储基于所述第二节点的电压的值；以及 提供所述值作为所述触发器电路的输出。
13.根据权利要求12所述的方法，进一步包括 生成经延迟的时钟信号；以及 响应于所述经延迟的时钟信号将所述第二节点选择性地连接至所述电源。
14.根据权利要求12所述的方法，进一步包括 响应于所述时钟信号生成注入使能信号；以及 响应于所述注入使能信号的生成而向所述第一节点提供电荷。
15.根据权利要求14所述的方法，进一步包括响应于所述第二节点达到预定状态而停止生成所述注入使能信号。
16.根据权利要求14所述的方法，进一步包括 生成反馈信号；以及 响应于所述反馈信号的生成而停止生成所述注入使能信号。
17.根据权利要求12所述的方法，进一步包括 响应于所述时钟信号和反馈信号选择性地生成经门控的时钟信号；并且 响应于所述经门控的时钟信号将所述第二节点选择性地连接至所述第一节点。
18.根据权利要求12所述的方法，进一步包括为响应于所述第二节点的电压下降至低于所述阈值而将所述第二节点连接至第二电源。
19.根据权利要求12所述的方法，进一步包括 选择性地生成反馈信号； 在所述反馈信号被生成或者所述第二节点的电压下降至低于所述阈值时停止向所述电荷存储节点提供电荷；以及 在所述第二节点的电压下降至低于所述阈值时延缓生成所述反馈信号。
20.根据权利要求12所述的方法，进一步包括响应于所述时钟信号的延迟形式的预定边沿而存储对应于所述第二节点处的所述信号的值，其中所述预定边沿是上升沿和下降沿之一 O
全文摘要
一种触发器电路，包括电荷注入模块(500)、感测放大器模块(508)和锁存器模块(512)。该电荷注入模块(500)被配置为响应于时钟信号(CK)选择性地从电源(VDD)向第一节点(D)提供(注入使能)电荷。该感测放大器模块(508)被配置为在电荷注入模块(500)向第一节点(D)提供电荷的同时响应于检测到第一节点(D)的电压越过阈值而调节第二节点(DZB)的电压。该锁存器模块(512)被配置为响应于时钟信号(CK)存储基于第二节点(DZB)的电压的值。该锁存器模块(512)还被配置为提供该值作为该触发器电路的输出(Q)。
文档编号H03K3/356GK103004088SQ201180035006
公开日2013年3月27日 申请日期2011年7月18日 优先权日2010年7月16日
发明者J·T·苏, W·李, 陈云天 申请人:马维尔国际贸易有限公司